摘要：
chapter5：宽松的内存一致性 之前所讨论的SC和TSO需要对所使访存顺序符合程序顺序，称为强一致性模型。而目的在于只保留程序员真正需要的顺序的弱一致性模型，可以允许更多的硬件或软件优化（编译器或运行时）减少排序约束，进一步提升性能。 1、为什么需要宽松内存一致性 程序员总是期望以下执行顺序 S 阅读全文
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chapter4：TSO于X86内存模型 1、为什么需要TSO/x86 处理器内核长期以来使用write buffer来保存已提交的store指令，直到内存系统可以处理这些store请求。当store指令提交时，store请求进入write buffer，而当需要写入的缓存行在内存系统中可以保证缓存 阅读全文
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chapter3：内存为什么需要consistency和顺序 Consistency 本章深入研究内存 consistency 模型，这些模型为程序员和实现者定义了共享内存系统的行为。这些模型定义了行为正确性，以便程序员知道期望什么，实现者知道提供什么。 1、共享内存行为存在的问题 要了解为什么必须 阅读全文
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chapter2：coherence基础 在本章将充分介绍cache coherence，以了解一致性模型如何与缓存交互。2.1节开始介绍贯穿本书的系统模型。第2.2节解释了必须解决的缓存一致性问题以及不一致性的可能性是如何产生的。第2.3节精确地定义了缓存一致性 1、基准系统模型（Baseline 阅读全文
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chapter1：简介 单核处理器对访存行为的结果定义为一个正确和多个不正确，根据给定的输入获得明确的输出。但是对于共享内存，涉及到多个线程的loads和stores，来自不同线程的指令可能存在很多种合法交织，这就导致了确定当前执行结果是否正确变得十分复杂。 对于cache coherence是内存 阅读全文
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文献参考：Efficient Support of AXI4 Transaction Ordering Requirements in Many-Core Architecture 阅读全文
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给定一个双端口RAM作为sFIFO的存储空间，所以可以一套端口读，另一套端口写。在sFIFO里维护读写指针各一个，作为DRAM的地址。 判满判空采取扩1bit操作，只有这样才能标识反卷，指示写满。 其余地方根据RAM端口去思考要添加的控制逻辑即可 `timescale 1ns/1ns /****** 阅读全文
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把输出段与次态段合并即可 `timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// l 阅读全文
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普通三段式，根据状态转移图写即可。 `timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code********** 阅读全文
摘要：
直接采用0-5计数器，虽然题目说无占空比要求，但其实只有60%占空比才能通过 `timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output wire clk_out5 ); //************* 阅读全文