随笔分类 - verilog刷题
摘要：检测01110001序列，满足序列则拉高match 可以用状态机和移位寄存器，懒得画状态转移图，直接用移位寄存器解 注意题中match在检测到序列后的下一周期拉高，所以需要延一拍 `timescale 1ns/1ns module sequence_detect( input clk, input
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摘要：60、mux2to1 assign out = sel ? b : a ; 61、mux2to1v assign out = sel ? b : a; 62、mux9to1v always @(*) begin case(sel) 0: out = a ; 1: out = b ; 2: out =
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摘要：3、wire assign out = in ; 4、wire4 assign {w,x,y,z} = {a,b,b,c} ; 5、notgate assign out = ~ in ; 6、andgate assign out = a & b ; 7、norgate assign out = ~(
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