随笔分类 -  verilog高级数字设计

跨时钟域信号同步规则
摘要：跨时钟域信号必须来自源时钟域的寄存器输出，因为在跨时钟域时可能会采到毛刺 使用逻辑单元库中的专用触发器实现两级同步器 专用触发器与普通触发器不同，它们具有高驱动能力和高增益，这会使他们比常规的触发器更快的进入稳定状态。 在一个点而不是多个点上进行跨时钟域处理 多个点可能造成信号传递错误，导致下游系统 阅读全文
posted @ 2022-08-07 20:42 骑猪上树的少年 阅读(128) 评论(0) 推荐(0) 编辑
组合逻辑设计问题
摘要：2、组合逻辑设计回顾 2.1组合逻辑与布尔代数 组合逻辑电路任意时刻的输出仅与该时刻的输入有关。 综合工具通过将逻辑综合的最终结果映射为单元库中的不同部件，来构造具有特定功能且满足性能要求的复杂集成电路。 中间掠过 离散数学基础知识 2.5毛刺与冒险 毛刺：在输入逻辑没有发生变化的情况下，组合逻辑电 阅读全文
posted @ 2022-07-27 19:37 骑猪上树的少年 阅读(306) 评论(0) 推荐(0) 编辑
数字设计方法
摘要：![](https://img2022.cnblogs.com/blog/2344553/202207/2344553-20220727190620559-717743967.png) 阅读全文
posted @ 2022-07-27 19:07 骑猪上树的少年 阅读(67) 评论(0) 推荐(0) 编辑

回到顶部
点击右上角即可分享
微信分享提示