随笔分类 - 硬件架构的艺术
摘要：理字节顺序 7.1 介绍 7.2 定义 最高有效位（MSB） 最低有效位（LSB） 大端模式：最高有效位放在最低存储器地址处 小端模式：将最低有效位保存在最低存储器地址处 字节0表示最低存储器地址 7.3 小端模式或大端模式：哪个更好 7.4 处理字节顺序不匹配的问题 字节顺序一般只会在两台电脑通信
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摘要：消抖技术 8.1 简介 抖动产生的电压波形干扰正常逻辑电路的振幅和时序规格要求，导致亚稳定性、竞争、小脉冲和故障等问题导致电路失效。 8.2 开关行为 触点抖动所花的时间通常是毫秒级，但数字电路能在毫秒甚至更快时间内响应。 8.3 开关种类 8.4 消抖 RC消抖 缺点是可能会出现快速断开和快速闭合
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摘要：亚稳态的世界 1.1 简介 同步系统中输入信号总是满足触发器的时序要求，不会发生亚稳态。 异步系统中，由于数据和时钟的关系不固定，所以可能会出现违反建立时间和保持时间的现象，出现亚稳态。 1.2 亚稳态理论 并非所有不满足建立和保持时间的输入变化都会导致亚稳态。 触发器是否进入亚稳态和返回亚稳态所需
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摘要：时钟和复位 2.1 概述 2.2 同步设计 经验表明，对ASIC的时域控制最安全的方法就是同步设计。 行波计数器 避免使用上一级触发器数据输出作为下一级触发器时钟输入，会导致延迟累计增加。 门控时钟 时钟线上的门控单元会导致时钟偏移，并会引入尖峰脉冲作用于触发器。 双边沿或混合边沿时钟 会为使用同步
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摘要：时钟分频器 4.2 同步整数分频器 无法产生50％占空比 4.3 具有50%占空比的奇数整数分频 原理：产生50%占空比的奇数分频时钟最简单的方式是以期望输出频率的一半生成两个正交相位时钟，然后异或得到输出频率。 4.4 非整数分频（非50%占空比） 具有非50%占空比的1.5倍分频 4.5倍分频计
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摘要：处理多个时钟 3.2 多时钟域 时钟频率不同 时钟频率相同，但相位不同 3.3 多时钟域设计的难题 建立时间和保持时间的违背 亚稳态 3.4 多时钟设计的处理技术 相关信号命名时指明所属时钟域。 分块化设计 每个模块只在单个始终下工作 信号需要跨时钟域传输时，使用同步器模块。 同步器模块规模尽可能小
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摘要：低功耗设计 5.2 功耗源 浪涌：器件上电时产生的最大瞬时输入电流 静态功耗：晶体管的漏电流所导致 动态功耗：逻辑转换 5.3 在各设计抽象层次降低功耗 层次越高，对功耗降低越有效。 5.4 系统级低功耗技术 8位处理器来处理16位数据会增加大量排序。 16位乘法使用16位处理器需要30条指令，而在
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