随笔分类 - verilog
摘要：generate-for 先使用genvar声明循环索引，然后使用generate产生循环，编写RTL时要对generate块进行命名，仿真工具自动产生实例数组 genvar i ; generate for(i=0;i<N;i=i+1) begin:loop assign a[i] = b[i]
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摘要：verilog打印函数有$display ,$strobe, $monitor 前两个函数的区别在于，对于一个变量在某个时钟上升沿来说，$display打印的值是上升沿之前的，$strobe打印的值是上升沿之后的。
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摘要：逻辑操作！，&&，|| 如果操作数每bit都是0，则逻辑上认为是0.如果某bit不为0，则逻辑上认为是1.然后进行取反、与、或等操作。 按位操作~，&，^,| 对操作数的每个bit进行操作。 &A,是指将A自身每个bit进行相与，结果为1bi t
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