摘要：大家都知道，在verilog的声明中，对于reg类型的声明一般的格式为reg [with-1:0] <name>;今天在看了fpga4fun网页上的一个小程序的时候，产生了困惑，因为在仿真的时候发现没有输出。其原因就在于reg的声明。代码如下所示：module LEDglow(clk, LED);input clk;output LED;reg [23:0] cnt = 24'b0;always @(posedge clk) cnt<=cnt+1;wire [3:0] PWM_input = cnt[23] ? cnt[22:19] : ~cnt[22:19];reg 阅读全文

摘要：通常情况下，在FPGA芯片中可能有多个DCM，软件进行设计布局的时候会使用默认的DCM。但有时我们可能需要选择的不是默认的DCM，这样的话我们就需要在UCF文件中进行DCM的布局的约束设置。在此，主要讲两种约束方法。第一种：使用LOC进行约束。LOC是综合与布局的一个最基本的约束，可以指定实际元件在FPGA中的布局位置，LOC可以指定一个具体的位置，也可以指定一个位置区域，这中约束可以使用于DCM的约束。UCF约束语法如下：INST “instance_DCM_name” LOC = location;其中instance_DCM_name为DCM的名称，Location是需要定义的位置。在此 阅读全文

摘要：异步采样模块在实际中，外部输入的异步信号需要经过系统时钟的同步化，且将输入的异步信号整形成一个时钟的脉冲信号，如下图所示在此使用Verilog将外部异步信号进行同步整形：module clk_syn(clk,reset,s_in,s_out );// --------------Port Declaration----------------------input clk;input reset;input s_in;output s_out;//--------------Port data type declaration-------------//--------------Defin 阅读全文

摘要：EDK实用实例之LED目的：初学EDK，发现对于高版本的ISE软件，几乎没有比较好的中文教程，对于使用EDK来创建工程和试验整个流程有很大的难度，特此写下我自己的实验流程，以供像我一样想学习EDK的更多的朋友能更好的入门。实验环境：软件：Xilinx ISE Design Suite 12.4板卡：Xilinx SP601开发板实验内容：使用Xilinx Platform Studio创建MicroBlaze最小系统，并添加软件工程，驱动XPS中创建的最小系统工作。本次实验主要是驱动开发板上的LED按顺序点亮，然后再依次熄灭。 实验步骤：第一步：XPS中创建MicroBlaze系统。1、 打开 阅读全文

摘要：SRAM是英文Static RAM的缩写，它是一种具有静志存取功能的内存，不需要刷新电路即能保存它内部存储的数据。不像DRAM内存那样需要刷新电路，每隔一段时间，固定要对DRAM刷新充电一次，否则内部的数据即会消失，因此SRAM具有较高的性能，但是SRAM也有它的缺点，即它的集成度较，相同容量的DRAM内存可以设计为较小的体积，但是SRAM却需要很大的体积，所以在主板上SRAM存储器要占用一部分面... 阅读全文

摘要：今天群里有个朋友问到一个并串转换的程序，我思考了一下就自己按照自己的思路写了一个设计，在modelsim 5.8se 中进行了仿真，具体的代码如下：激励如下：仿真波形如下：还存在问题，需要改进，改进的地方：需要设计一个控制，判断一次的16位转换是否完成，如果完成，将下一个转换数据进行转换，如果没有完成，可将下一个输入数据进行存储，当当前转换完成后再进行转换。 阅读全文