FPGA的模块

Verilog的基本设计单元是“模块”( block)，一个模块是由两部分组成的。

一部分描述接口，另一部分描述逻辑功能即定义输入是如何影响输出的。

从这一例子可以看出, Verilog结构位于在 module和 endmodule声明语句之间,每个Verilog程序包括4个主要部分:端口定义、I/O说明、内部信号声明和功能定义。

module led (
input sys_clk,
input sys_rst_n,
output reg [2:0] led // 110 B, 101 R, 011 G 3个bit的变量，数据位宽3代表3个IO接口，最低位的IO是蓝灯...
);

reg [23:0] counter; // 24个bit的变量，用来存储时钟数目，计时用。不在led()内，不输出到IO。

//计数器对系统时钟计数，计时0.5秒

always @(posedge sys_clk or negedge sys_rst_n) begin

//posedge表示上升沿，negedge表示下降沿，条件触发。
if (!sys_rst_n)

//sys_rst_n 为复位状态，counter直接赋值为24个0【十进制的0】【变量是24位的】
counter <= 24'd0;
else if (counter < 24'd1200_0000) // 0.5s delay
counter <= counter + 1;
else
counter <= 24'd0;

//时间超过【24'd1200_0000】也要重新计数
end

//通过移位寄存器控制IO口的高低电平，从而改变LED的显示状态

always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
led <= 3'b110; //复位的时候是蓝灯先亮
else if (counter == 24'd1200_0000) // 0.5s delay 时间到达的时候，改变灯的状态
led[2:0] <= {led[1:0],led[2]};
else
led <= led;
end

endmodule

程序解说：

https://www.cnblogs.com/tech-zyl/p/9879806.html