systemverilog assertion
摘要:
1.一般是单独写一个module 里面放assertion, 然后在验证平台顶层和RTL的实例化bind起来 2. |->表示直接进行判断,|=>表示下一拍判断,一般一个断言最好只写一个蕴含。 $rose()表示该信号当前拍为1,上一拍为0,作用与 miso_oe && !past(miso_o 阅读全文
posted @ 2018-06-07 17:11 hxing 阅读(1344) 评论(0) 推荐(0) 编辑