verilog断言（SVA：systemverlog assertion）语法 ---- 转载
摘要：
转载自：http://blog.sina.com.cn/s/blog_4c270c730101f6mw.html 作者：白栎旸 断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。 阅读全文
posted @ 2016-11-23 22:48 hxing 阅读(12898) 评论(0) 推荐(0) 编辑