摘要：
congestion，中文名是拥塞。这是一个反应设计绕线资源一个重要指标参数。通常在还没有final routing的阶段使用，拥塞程度越高，一般意味着后期绕线越容易出现metal short,spacing violation等drc。 1，通常分为以下几类congestion （1）Channe 阅读全文
摘要：
本文参考资料： 数字IC后端知识扫盲——OCV（上）_bendandawugui的博客-CSDN博客 数字后端知识点扫盲——OCV（下）_数字后端pocv_bendandawugui的博客-CSDN博客 科普：OCV、AOCV、POCV、LVF都有什么作用？ (qq.com) 芯片在实际生产中，同一 阅读全文
摘要：
导言：根据定义，虚拟时钟是没有时钟源的时钟，也就是说虚拟时钟是被定义的，但未与任何引脚（pin）/端口（port）关联的时钟。虚拟时钟用作设置input delay/output delay的参考（reference）。 STA有四种时序路径，分别是：in2reg，reg2reg，reg2out和i 阅读全文
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贴上参考文章， 写的很好：negative timing check和negative delay - 知乎 (zhihu.com)，如有需要可以参考原文 一，vcs后仿两个关键的option 在做vcs后仿时，有两个参数：+neg_tchk和-negdelay +neg_tchk针对的是timin 阅读全文
摘要：
“在芯片生产过程中，暴露的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。天线越长，收集的电荷也就越多，电压就越高。若这片导体碰巧只接了MOS的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象我们称之为“天线效应”。 阅读全文
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tie cell即电压钳位单元： 1，主要是为了ESD保护。 2，数字电路某些信号端口需要钳位在固定电平。tie cell按逻辑功能把需要钳位的信号通过tie high与VDD相连，通过tie low与VSS相连。 3，可以隔离普通信号，在分析或者形式验证时避免引起逻辑混乱。 如下图所示，（1）是t 阅读全文
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数字后端验证设计的正确性，离不开后仿、静态时序分析（STA）和形式验证（Formal Verification） 一，形式验证 形式验证主要用于两个阶段： 1，逻辑综合后的形式验证：主要验证Netlist和RTL的功能是否一致，保证在逻辑综合过程中没有改变原先HDL描述的电路功能。 2，物理实现后的 阅读全文
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一，基础 在数字集成电路中，通常用建立时间（setup time）、保持时间（hold time）、传输延迟时间（propagation delay time）、最高时钟频率（maximum clock frequency）等几个参数具体描述触发器的动态特性。 以一个边沿D触发器为例 建立时间（se 阅读全文
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一，设计导入阶段 检查时钟周期是否符合spec，检查log是否有warn和error 二，floorplan阶 三，placement阶段 检查setup time, DRVs是否符合预期。在查看setup timing report时，我们要注意以下内容： （1）每个group path的WNS， 阅读全文
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IO pad =pad+电路 IO总的来说由两部分组成，一个是PAD，一个是电路。电路又分为pre 和 post。PAD的作用是为了封装的时候连接金线。因此，为了防止金线短路，要求PAD之间要有最小距离，具体数值要看你的封装形式。电路的作用有几方面：ESD保护，level shifter，施密特触发 阅读全文