摘要：
chipyard吐出的设计文件包含以下（在vlsi目录下生成的）: 打开dve可以查看设计层次和电路图： 一，chiptop功能说明 1，chipyard.TestHarness.RocketConfig.harness.v harness.v是soc的testbench，其顶层module为Tes 阅读全文
摘要：
一，基础介绍 VCS用来编译仿真verilog/systemverilog，先将HDL源文件转化为C文件，在linux下编译和链接生成可执行文件，运行可执行文件即可得到仿真结果。 编译命令格式 ：vcs sourcefile [compile_time_option] （编译选项用来控制编译过程） 阅读全文