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摘要： 关于matlab遗传算法工具箱主要有三种：1、Matlab自带的遗传算法工具箱名为GADS。matlab 7.0包含了这个工具箱，matlab7.0以前的版本没有这个工具箱，雷英杰编著《Matlab遗传算法工具箱及应用》对这个工具箱的使用进行了介绍。可以在图形界面下直接使用，在Matlab主界面上依次打开Start-Toolbox-Genetic Algorithm and Direct Search，或者直接键入gatool命令。2、Sheffield的GA工具箱不同于Matlab自带的GA Tools，它由英国Sheffield大学的开发，工具箱名为GATbx(Genetic Algori 阅读全文

摘要： http://blog.sina.com.cn/s/blog_53e2b55e0100lyx2.html————————————————————————————————————前段时间，有兄弟问道为什么Y450 GT130M的显卡安装不了NVIDIA官网的最新显卡驱动。至于为什么，张辽不方便多说。因为前段时间，没机器可以折腾，刚好昨天拿了Z360是GT 310M的显卡。同样也出现NVIDIA安装程序无法找到和您现有硬件兼容的任何驱动程序。。。好吧，废话不说，先将教程跟大家一起分享。台式机，各型号的笔记本，只要是NVIDIA显卡的用户，都可以按这教程修改。觉得对你有帮助的就顶起来。发个教程帖不容 阅读全文

摘要： 1.axis([xmin xmax ymin ymax])设置当前图形的坐标范围，分别为x轴的最小、最大值，y轴的最小最大值2.V=axis返回包含当前坐标范围的一个行向量3.axis auto将坐标轴刻度恢复为自动的默认设置4.axis manual冻结坐标轴刻度，此时如果hold被设定为on，那么后边的图形将使用与前面相同的坐标轴刻度范围5.axis tight将坐标范围设定为被绘制的数据范围6.axis fill这是坐标范围和屏幕的高宽比，使得坐标轴可以包含整个绘制的区域。该选项只有在PlotBoxaApectRatio或DataAspectRatioMode被设置为 ‘manual’模 阅读全文

摘要： verilog语言参考手册对于初入门的新手可能不适合阅读，但对于查找具体语言规范无疑是最权威的下载地址：http://www.kuaipan.cn/file/id_150264262688768001.htm 阅读全文

摘要： 今天在使用modelsim进行仿真是需要读取一些随机量，方便起见采用matlab生成，结果读出来总是发现有问题，后来发现原来是matlab调用fwrite时采用列优先写入，再此谨记 阅读全文

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摘要： http://linzhjbtx.blog.163.com/blog/static/925067402012269036943/系统函数＄fopen用于打开一个文件，并还回一个整数指针．然后，＄fdisplay就可以使用这个文件指针在文件中写入信息，写完后，则可以使用＄fclose系统关闭这个文件例如：integer write_out_file;／／定义一个文件指针integer write_out_file=$fopen("write_out_file.txt");$fdisplay(write_out_file,"@%h\n％h"，addr，dat 阅读全文

摘要： 原文见http://bbs.elecfans.com/jishu_223825_1_1.htmlFPGA中几个基本的重要的时序分析参数介绍(fmax\tsu\th\tco\tpd)今天无聊，翻开书偶看到介绍时序部分的东西，觉得其中几个参数缩写所代表的含义应该记住，故写如下文章……FPGA中的几个基本的重要的时序分析参数：fMAX（最大时钟频率）：在不违背内部建立时间tsu和保持时间th要求下可以达到的最大时钟频率；tSU（时钟建立时间）：在寄存器的时钟信号已经在时钟引脚建立之前，经由数据或者使能输入而进入寄存器的数据必须在输入引脚出现的时间长度；(equation:tsu<=tclk-t 阅读全文

摘要： 原文见http://bbs.ednchina.com/BLOG_ARTICLE_254223.HTM关于Found pins functioning as undefined clocks and/or memory enable警告的消除编译项目的时候会出现这么一个警告：警告含义是CLK没有定义成时钟信号消除的办法，跟着下面的图进行操作选择Assignment > Setting命令，在Timing Analysis Settings下选择的Classic Timing Analyzer SettingsDefault required fmax中填入时钟频率，点击下面的Indicid 阅读全文

摘要： 转自：http://blog.163.com/yunwang2008@126/blog/static/1153145032010628113154604/一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，function，continous assignment，initial和always。在generate语句中可以引入if-else和case语句，根据条件不同产生不同的实例化。用法：1. generate语法有generate for, genreate if 阅读全文