摘要：
转自：http://blog.163.com/yunwang2008@126/blog/static/1153145032010628113154604/一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，function，continous assignment，initial和always。在generate语句中可以引入if-else和case语句，根据条件不同产生不同的实例化。用法：1. generate语法有generate for, genreate if 阅读全文
