摘要：
这些天一直在看黑金动力的verylog HDL那些事儿，很推荐这个教程，对于那些语法已经有一些基础，但是对FPGA的运行方式，处理方法不是很了解的同学，特别推荐，下面给出我的以一个流水灯代码module riderled(CLK_50M,key_1,led); input CLK_50M,key_1;output [7:0] led;reg [22:0] cnt;always@(posedge CLK_50M or negedge key_1)beginif(!key_1)cnt<=0;//else if(cnt==21'd000000)//cnt<=0;elsecnt&l 阅读全文
