摘要：
最近在看Verilog代码，由于我的quartus版本打开他们的文件注释会全部乱码，痛苦万分！从网上找了下原因，解决方法基本没有，不过看到有人提出是编码的问题，立马我就想到一个解决方法，经过实验果然有用，下面介绍给大家，希望对你们有用！乱码现象：解决办法：打开文件所在工程找到该verilog文件（后... 阅读全文
摘要：
阻塞和非阻塞语句作为verilog HDL语言的最大难点之一，一直困扰着FPGA设计者，即使是一个颇富经验的设计工程师，也很容易在这个点上犯下一些不必要的错误。阻塞和非阻塞可以说是血脉相连，但是又有着本质的差别。理解不清或运用不当，都往往会导致设计工程达不到预期的效果，而其中的错误又很隐晦。下面我给... 阅读全文