12 2015 档案
摘要:1、在PADS Layout中选择 Import...2、选择DXF文件(一般由结构工程师给出),直接点OK即可。3、导入后,板框图一角视图如下。右键选择 Select Shapes,然后双击外框。4、将线的Type改成Board Outline,确定即可。如果提示无法转换,请将检查DXF文件,确定...
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摘要:1.I/O, ASDO在AS模式下是专用输出脚,在PS和JTAG模式下可以当I/O脚来用。在AS模式下,这个脚是CII向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS模式下,ASDO有一个内部的上拉电阻,一直有效,配置完成后,该脚就变成三态输入脚。ASDO脚直接接到配置芯片...
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摘要:JTAG有10pin的、14pin的和20pin的,尽管引脚数和引脚的排列顺序不同,但是其中有一些引脚是一样的,各个引脚的定义如下。一、引脚定义Test Clock Input (TCK) -----强制要求1TCK在IEEE1149.1标准里是强制要求的。TCK为TAP的操作提供了一个独立的、基本...
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摘要:最近在看Verilog代码,由于我的quartus版本打开他们的文件注释会全部乱码,痛苦万分!从网上找了下原因,解决方法基本没有,不过看到有人提出是编码的问题,立马我就想到一个解决方法,经过实验果然有用,下面介绍给大家,希望对你们有用!乱码现象:解决办法:打开文件所在工程找到该verilog文件(后...
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摘要:阻塞和非阻塞语句作为verilog HDL语言的最大难点之一,一直困扰着FPGA设计者,即使是一个颇富经验的设计工程师,也很容易在这个点上犯下一些不必要的错误。阻塞和非阻塞可以说是血脉相连,但是又有着本质的差别。理解不清或运用不当,都往往会导致设计工程达不到预期的效果,而其中的错误又很隐晦。下面我给...
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