2014年11月25日
Verilog学习笔记
摘要： 本文为本人verilog学习过程中编写的代码以及对某些语法知识点的总结1. 用Forever循环和disable实现5到67的计数器。 1 `timescale 1ps/1ps 2 module tst5_25(); 3 reg clk; 4 reg [7:0]count; 5 6 initial... 阅读全文
posted @ 2014-11-25 15:12 huangqiwei 阅读(271) 评论(0) 推荐(0) 编辑