摘要：
【移动】kjhl 上下左右移动光标gd 查找当前word定义的位置，n跳转到下一处nG 跳转到第n行% 在范围字符(括号对, html标签等)首尾跳动{} 在空行之间上/下移动() 在段落之间移动, 包括空行ctrl+o 依次沿着跳转记录往后跳转ctrl+i 依次沿着跳转记录往前... 阅读全文
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网上有很多关于CORDIC算法的资料，看了之后觉得还是wikipedia讲述的更加清晰，特此总结+转载http://en.wikipedia.org/wiki/CORDIC算法思想CORDIC算法是一种对目标值进行逼近的迭代算法，且迭代次数越多精度越高。迭代过程中仅仅需要除2运算和加减运算，因此特别... 阅读全文
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语法简述在Verilog-1995中，只有integer数据类型被转移成有符号数，而reg和wire数据类型则被转移成无符号数。由于integer类型有固定的32位宽，因此它不太灵活。在Verilog-2001中，有符号形式也被扩展到reg和wire数据类型中。新加一个关键字，signed，可以按照... 阅读全文
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一般常见的分频器的最小单位为1，并且输出时钟为50%占空比。对于N+0.5倍分频也不难实现，但是却难以实现50%占空比，本文参考网上的思路，给出了一种实现N+0.5分频器的实现方法以及Verilog仿真源码。对于分频器，k分频说明分频后的时钟周期等于k倍原时钟周期，则(n-0.5)分频的思路：1、设... 阅读全文
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之前用Multisim做运放电路仿真时发现运放输出大于电源轨的现象，有时想拿运放当比较器做开环仿真，但在multisim中的仿真结果居然是线性放大，而且输出超过电源电压，非常郁闷，因此之后仿真都是用Cadence 的orcad/Pspice来仿真。不过画个频率响应都要用公式来绘图，信号比较多，操作不... 阅读全文
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1、定义仿真时间单位，例如：`timescale 10ps/1ps2、定义测试顶层模块，例如：module mod_vlg_tst();endmodule3、例化待验证的模块，例如：MuxTwo mux_two(.a(a),.b(b),.sel(se),.out(out));4、设... 阅读全文
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本文为本人verilog学习过程中编写的代码以及对某些语法知识点的总结1. 用Forever循环和disable实现5到67的计数器。 1 `timescale 1ps/1ps 2 module tst5_25(); 3 reg clk; 4 reg [7:0]count; 5 6 initial... 阅读全文
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自激震荡产生原因1. 电容对信号的超前和滞后作用要分析自激震荡，首先得了解电路中的相移。放大电路中使信号发生相移的罪魁祸首主要在于电容。如果电容串接在电路中，则构成高通滤波电路，在截止频率之前相位超前90°(π/2)，之后相移为0，如图1所示；如果电容在电路中并联接地(比如晶体管的极间电容)，则构成... 阅读全文
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使用环境：Quartus ii 13.01、建立好工程，编译无错。2、生成testbench模板点击菜单栏中processing,选择start，选择start testbench template write。此时会自动生成testbench模板到项目文件夹simulation里面，后缀为.vt3... 阅读全文