摘要：
上图所示为一种通用的PCIe DMA框架图，对于FPGA来讲，PCIe核本身一般是硬核，PCIe核内部负责的是PCIe协议层的东西，对外的接口一般是通过AXI Stream或者类似的接口出来，协议的内容为TLP包的内容，因此在实现基于PCIe的DMA是需要直接和TLP报文打交道，当然如果使用厂家提供 阅读全文
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详见如下连接： https://blog.51cto.com/shen445122/1717756 阅读全文
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见链接：https://www.freesion.com/article/4643991166/ 有空整理下。 阅读全文
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之前做的一个Mass storage的项目，调研了下CYUSB3014就可以满足需求，于是做了个如下的方案设计。最终调试也是满足了需求，读写速率轻松到100Mbytes/s。 1. CYUSB3014本身完成Mass Storage协议的解析及应答。 2. CYUSB3014和FPGA通过GPIF 阅读全文
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看图说话： 阅读全文
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一、开发环境 OS： Win10 64bit VisualStudio：VS2010 Wireshark：Wireshark-1.8.6 (https://www.wireshark.org/download/src/all-versions/wireshark-1.8.6.tar.bz2) Cyg 阅读全文
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转载自：https://blog.csdn.net/huangkangying/article/details/80813661 我的7700K装了ubuntu16.04也卡的不行不行的，用此方法解决了，记录下以免下次找不到。 台式机配置CPU: i7-8700主板：华硕Z230OS: Ubuntu 阅读全文
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熟悉Verilog语法的同学都知道在模块设计的时候可以通过parameter来实现参数化设计，这对于位宽等参数实现模块调用时可配置非常方便，不用改模块内部。某些时候我们希望模块内部的两个段落也可以通过parameter参数化实现条件编译，语法如下： 如上图，SCALER_IP 0是一个段落，SCAL 阅读全文
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f=4000; %信号频率为4KHzfs=48000; %采样率为48KHzt=(0:1/fs:1000/fs); %定义信号的时间范围x=cos(2*pi*f*t); %生成信号 fir滤波器中的频响是0~pi，因此如果采样率是48KHz，如上图所示通带中心在0.168附近，那通带的信号频率应该是 阅读全文
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最近项目用到了千兆以太网，PHY通过ZYNQ的PL管脚进入FPGA后，直接连到PS端的MAC，PL端使用ODDR保证MAC发送的Tx信号到PHY的接收时序， PHY用的是TI的DP83867，没注意这货在GMII的模式下不能调整clock和Data的相位关系，结果FPGA保证了沿对齐，PHY也是沿对 阅读全文