摘要：
在设计项目的时候，系统时钟通常只有一个，而在工程应用中经常用到各种频率的时钟，这时候就要对系统时钟进行分频或者倍频以满足工程需求。 1、时钟分频两种方法： 1) PLL IP核：频率之间是否成整数比均可，可分频可倍频 2) Verilog 编写代码：频率之间得成整数比，仅可分频 在作为时钟使用的时候 阅读全文
摘要：
1、变量类型 wire，reg wire 线型，用于数据传输，两信号的连接，用assign赋值。 reg 存储器型，用于寄存器、锁存器、查找表。用always initial赋值。 2、时序电路与组合电路的区别 时序电路： 赋值符号 <= 非阻塞赋值，解释：不受信号延时的影响，输出的结果不受输入信号 阅读全文
摘要：
假设电路都是低电平复位 1、同步复位： 复位的有效条件与clk的上升沿有关，当clk的上升沿采到rst_n为低的时候可复位。代码如下图所示： 仿真波形如下图所示： 解释：复位信号拉低后，当时钟信号上升沿到来时，输出信号才复位。 2、异步复位 复位的触发条件不仅与clk的上升沿有关，还与rst_n的下 阅读全文