Verilog之i2c合约

说明：i2c乔布斯。有这么多的事情在网上参考。

时刻：2014年5一个月6周二星期

1.问题叙述性说明：

正如图。已知的时钟clk为100k，rst为复位信号。上升沿有效，基于Verilog HDL或者VHDL语言，将A器件内的六个8位数据，依照I²C协议规格送入总线sda。并产生对应的串行时钟scl.

要求(1)：写出完整代码；

要求(2)：给出仿真波形图。

1.1仿真波形图

在波形图中，黄色波形表示sda。红色波形data是为了方便观察sda所传输的数据而设立的。所要传输的6个数据分别为：8’h98, 8’h01, 8’h41, 8’hf0,8’h60, 8’h90。器件地址是自定义的7'b1011010（由于I2C器件的地址是7位。作业给出的地址是8位）。

发送数据的放大波形图例如以下（以发送数据8’h41为例）：

1.2完整代码

代码採用Modelsim仿真，编写了Verilog程序和testbench激励文件。

Verilog程序：

modulei2c (scl, sda, clk, rst);
       inout scl;
       inout sda;
       input clk;
       input rst;
 
       reg i;
       reg rscl = 1'bz;
       reg rsda = 1'bz;
       reg[7:0] temp, data;
      
       reg[6:0]          slave_addr_reg= 7'b1011010; //slave addr
       parameter      DATA0 = 8'h98;
       parameter              DATA1 = 8'h01;
       parameter              DATA2 = 8'h41;
       parameter              DATA3 = 8'hF0;
       parameter              DATA4 = 8'h60;
       parameter              DATA5 = 8'h80;
 
       assign scl = rscl;
       assign sda = rsda;
      
       task start;
              begin
                     @(posedge clk);
                     rsda = 1;
                     rscl = 1;
                     @(posedge clk);
                     rsda = 0;
                     @(posedge clk);
                     rscl  = 0;
              end
       endtask
      
       task stop;
              begin
                     rsda = 0;
                     @(posedge clk);
                     rscl = 1; 
                     @(posedge clk);
                     rsda = 1;
                     @(posedge clk);
                     rscl = 1'bz;
                     @(posedge clk);
                     @(posedge clk);
                     rsda = 1'bz;
              end
       endtask
      
       task rw_slave_addr(input[6:0] slave_addr,input rw); begin
              repeat(7) begin
                     @(posedge clk);
                     rsda = slave_addr[6];
                     slave_addr={slave_addr[5:0],slave_addr[6]};
                     temp = temp << 1;
                     temp[0] = rsda;
                     @(posedge clk);
                     rscl  = 1;
                     @(posedge clk);
                     @(posedge clk);
                     rscl  = 0;
              end 
              data = temp;
              @(posedge clk);
              rsda = rw;
              @(posedge clk);
              rscl  = 1;
              @(posedge clk);
              @(posedge clk);
              rscl  = 0;
              @(posedge clk);
              rsda = 1'bz;
              @(posedge clk);
              rscl  = 1;
              if(sda != 0) $display("ACKerror at time: %t", $time);
              @(posedge clk);
              @(posedge clk);
              rscl  = 0;
              @(posedge clk);
       end
       endtask
      
       task send_byte(input [7:0] send_byte);begin
              repeat(8) begin
                     rsda = send_byte[7];
                     send_byte={send_byte[6:0],send_byte[7]};               
                     temp = temp << 1;
                     temp[0] = rsda;
                     @(posedge clk);
                     rscl  = 1;
                     @(posedge clk);
                     @(posedge clk);
                     rscl  = 0;
                     @(posedge clk);
              end
              data = temp;
              rsda = 1'bz;
              @(posedge clk);
              rscl  = 1'b1;
              if(sda != 0) $display("ACKerror at time: %t", $time);
              @(posedge clk);
              @(posedge clk);
              rscl  = 0;
              @(posedge clk);
       end
       endtask
 
       always@(posedge clk or negedge rst) begin
              if(!rst) begin
                     rscl = 1'bz;
                     rsda = 1'bz;
              end
              else begin
                     start;
                     rw_slave_addr(slave_addr_reg,0);
                     send_byte(DATA0);
                     send_byte(DATA1);
                     send_byte(DATA2);
                     send_byte(DATA3);
                     send_byte(DATA4);
                     send_byte(DATA5);
                     stop;
                     #20;
                     $stop;
              end
       end
      
endmodule

testbench程序：

`timescale1us/1us
 
modulei2c_test;
       wire scl, sda;
       reg clk, rst;
 
       initial begin
              clk=0;
              forever #1 clk=~clk;
       end
      
       initial begin
              rst=0;
              #20 rst=1;
       end
      
       i2c u1(scl, sda, clk);
endmodule

2.I²C概述

经常使用的串行扩展总线有：I²C（InterICBUS）总线、单总线（1－WIREBUS）、SPI（SerialPeripheralInterface）总线及Microwire/PLUS等。

I²C总线是PHLIPS公司推出的一种串行总线。是具备多主机系统所需的包含总线裁决和高低速器件同步功能的高性能串行总线。

I²C总线仅仅有两根双向信号线。一根是数据线SDA，还有一根是时钟线SCL。