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摘要：使用平台：vivado2018.03 使用IP：UltraScale FPGAs Transceivers Wizard(1.7) 主要目的：在questasim上仿真transceiver成功。使用XCZU系列在vivado2018.03上建立工程，选择... 阅读全文

posted @ 2020-12-12 16:12 hhh-fpga 阅读(1231) 评论(0) 推荐(1) 编辑

摘要：在SST模式中，tu的计算方法： Strm_clk = h_total * v_total * bpp *hz /lane/symbols 举例说明：例如：视频是：1920*1080*60hz 30bpp的视频源此时视频参数： h_tota... 阅读全文

posted @ 2020-12-12 14:44 hhh-fpga 阅读(524) 评论(0) 推荐(0) 编辑

摘要：此代码是8b10b解码的verilog实现代码，非查表代码。即rx端的解码。此代码在项目中，已经使用多次，相当成熟。 module 8b10b_decode (datain, dispin, dataout, dispout, code_err, dis... 阅读全文

posted @ 2020-12-12 13:33 hhh-fpga 阅读(489) 评论(0) 推荐(0) 编辑

摘要：此代码是8b10b编码的verilog实现代码，非查表代码。此代码在项目中，已经使用多次，相当成熟。 module 8b10b_encode (datain, dispin, dataout, dispout) ; input wire [8:0] ... 阅读全文

posted @ 2020-12-12 13:30 hhh-fpga 阅读(713) 评论(0) 推荐(0) 编辑

摘要：本文主要讲述altera和xilinx的fifo部分特性对比：一、show_ahead 1、intel 在本来是一个空的fifo中，输出数据是多少拍才出现的呢？如图所示：在rden一直为低电平的情况下，当wren写入第一个数据之后，fifo在第三拍的时... 阅读全文

posted @ 2020-12-12 12:33 hhh-fpga 阅读(493) 评论(0) 推荐(0) 编辑

摘要： normal mode 和 show-ahead mode 这 2 种模式的区别： normal mode 是指在读 FIFO 的过程中，当在读时钟上升沿检测到 rdreq （读请求/读使能）信号为高电平，在数据输出端 q 会输出对应数据； show... 阅读全文

posted @ 2020-12-03 18:37 hhh-fpga 阅读(550) 评论(0) 推荐(1) 编辑

摘要：本文讲述下8K，4K，2K等视频的时序，并附上一部分时序图。视频分辨率刷新率H_FPH_SYNCH_BPH_ACITVEH_TOTALH_POLV_BPV_SYNCV_FPV_ACTIVEV_TOTALV_POL720*48060HZ16626072... 阅读全文

posted @ 2020-11-21 13:02 hhh-fpga 阅读(4568) 评论(0) 推荐(0) 编辑

摘要：本文主要讲述dp协议中的sst协议：一、组包整体结构图： localparam BS = 8'hBC; // K28.5 localparam SR = 8'h1C; // K28.0 localparam BE = 8'hFB; ... 阅读全文

posted @ 2020-11-20 19:29 hhh-fpga 阅读(1693) 评论(0) 推荐(0) 编辑

摘要： 8B10B编码表，8B10B编码表格，8B10B查表内容 8B10B解析请看：https://blog.csdn.net/weixin_36590806/article/details/109518493 特殊字符编码特殊字符名称 RD-取值 ... 阅读全文

posted @ 2020-11-19 19:18 hhh-fpga 阅读(7723) 评论(0) 推荐(0) 编辑

摘要：在支持FRL模式下，source和Sink首次建立链接时需要进行link traning 和更新FRL rate 也需要进行Link traning。 traning流程：首次Training会依次经历4个 link training state ... 阅读全文

posted @ 2020-11-17 19:19 hhh-fpga 阅读(884) 评论(0) 推荐(0) 编辑