verilog基础---流水灯

在FPGA电路设计中，尽管流水灯的设计属于比较简单的入门级应用，但是其运用到的方法，是FPGA设计中最核心和最常用部分之一，是FPGA设计必须牢固掌握的基础知识。从这一步开始，形成良好的设计习惯，写出整洁简洁的代码，对于FPGA设计师来说至关重要。

1、功能概述

在本案例中，使用常用的verilog语言完成该程序，设计并控制8个灯的花式或循环点亮。具体功能要求如下：

上电后，实现左移和右移交替的流水灯。

右移流水灯：八个灯最左边第一个灯亮，其他灯灭；隔1s后，第二个灯亮，其他灯灭；隔1s后，第三个灯亮，其他灯灭；如此类推，直到第八个灯亮1s后进行左移流水灯操作。

左移流水灯：八个灯最右边第一个灯亮，其他灯灭；隔1s后，第二个灯亮，其他灯灭；再隔1s后，第三个灯亮，其他灯灭；如此类推，直到第八个灯亮1s后进行右移流水灯操作。

转载：https://blog.csdn.net/weixin_36590806/article/details/117411623

2、设计思路

按照项目的功能要求，我们用8比特的LED信号表示8个灯，led［0］~led［7］分别代表第1个至第8个灯，值为0时亮，1时不亮。

 

信号名	I/O	位宽	说明
clk	I	1	系统工作时钟100Mhz
Rst_n	I	1	系统复位信号，低电平有效
led	O	8	8位流水灯，高电平灭，低电平亮

 

 

代码：

module led_8(

input                                 clk,        //系统时钟 100M

input                                 rst_n,        //系统复位 低电平复位

output reg         [7:0]        led                //输出led，低电平亮，高电平灭

);

 

parameter LED_TIME = 50_000_000;//计数

 

reg [25:0]cnt;

reg flag;        //高电平左移流水灯，低电平右移流水灯

 

wire cnt_1s = (cnt==LED_TIME-1);//1s钟，一个触发

//----- 对时钟进行计数-----

always @ (posedge clk , negedge rst_n)

if(~rst_n)

cnt <= 'd0;

else if(cnt == LED_TIME-1)        //--- 计数到1s钟，就归零

cnt <= 'd0;

else

cnt <= cnt + 1;

 

always @ (posedge clk ,negedge rst_n)

if(~rst_n)

led <= 8'b1111_1110;                //led的初始状态 最右边的亮

else if(cnt_1s)begin        

if(flag)                                        //高电平左移流水灯

led <= {led[6:0],1'b1};

else                                                 //低电平右移流水灯

led <= {1'b1,led[7:1]};

end        

 

always @ (posedge clk ,negedge rst_n)

if(~rst_n)

flag <= 1'b1;

else if(cnt_1s & led==8'b0111_1111 & flag==1)        //当移动到最左边之后，变换为右移

flag <= 1'b0;

else if(cnt_1s & led==8'b1111_1110 & flag==0)        //当移动到最右边之后，变换为左移

flag <= 1'b1;

 

endmodule