摘要：
$stop - Pauses the simulation, so you can resume it by using fg command in linux. In this case lincense will not be released and process also is not k... 阅读全文
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In digital logic simulation, a delta cycles are evaluation of expressions, followed by value updates, causing more evaluations, and more value updates... 阅读全文
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A delta cycle is a VHDL construct used to makeVHDL, a concurrent language, executable on asequential computer.For RTL design, you can adopt some simpl... 阅读全文
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Verilog Interiew Quetions Collection :What is the difference between $display and $monitor and $write and $strobe?What is the difference between code-... 阅读全文
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"Delta cycles are an HDL concept used to order events that occur in zero physical time."sigasi.comTaking the definition for Sigasi, what VHDL calls de... 阅读全文
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一、循环语句1、forever语句forever语句必须写在initial模块中，主要用于产生周期性波形。2、利用for、while循环语句完成遍历for、while语句常用于完成遍历测试。当设计代码包含了多个工作模式，那么就需要对各个模式都进行遍历测试。其典型的应用模板如下：[c-sharp]vi... 阅读全文
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在ModelSim波形图中以参数名显示变量在使用Verilog HDL编写有限状态机等逻辑的时候，状态机的各个状态通常以参数表示，但当使用ModelSim仿真的时候，状态机变量在wave窗口中以二进制编码的形式显示，例如：4’h0、4’h1等。这种显示形式不是很直观，但我们可以使用ModelSim提... 阅读全文
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步骤：1.compile选项 => compile options Covrage setting （或者可以点击选中文件，编辑properties,在coverage中选择要实现的覆盖选项）2.对所设计文件进行编译3.最关键的一步，仿真，选择simulate，选中文件，一定要在others选项中选... 阅读全文
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下面的讨论转载自eetop，我选取了一些有意义的讨论，加了我的评注。楼主zhhzhuawei认为=====================================对于ASIC的前端功能验证(不含SOC的IP集成验证)：1. 只会在别人搭建的环境上跑跑用例。年薪<8W2. 若还会在别人搭建的环... 阅读全文
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如果在不需要波形，只需要快速知道结果的情况下，可以用优化选项。这适用于做大量case的仿真阶段。因为这一阶段多数case都是通过的，只需要快速确认即可，然后把没通过的case拿出来做全波形的仿真调试。根据“Quick Reference Guide for Increasing Performanc... 阅读全文