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hfyfpga
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2016年9月7日
systemverilog interface
摘要: 普通的模块使用法:注意我们这里只实现了部分功能。。。。不是完全的读写模块。。。。 module mem_core( input logic wen, input logic ren, output logic mrdy=1, input logic [7:0] addr, input logic [
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posted @ 2016-09-07 18:43 hfyfpga
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