摘要：
verilog 支持定义数组参数，这样工程很大时，例化模块时可以使代码更简洁：详见实例module dma_controller #( parameter integer C0_MAX_MIG_BL[3:0] = {2048,2048,2048,2048}, ... 阅读全文
摘要：
跨时钟域设计是FPGA设计中经常遇到的问题，特别是对Trigger信号进行同步设计，往往需要把慢时钟域的Trigger信号同步到快时钟域下，下面是我工作中用到的慢时钟域到快时钟域的Verilog HDL设计。 // Trigger Cross Domain Design, Slow to fast ... 阅读全文
摘要：
跨时钟域设计中，对快时钟域的Trigger信号同步到慢时钟域，可以采用上面的电路实现，Verilog HDL设计如下：// Trigger signal sync, Fast clock domain to slow domainmodule Trig_CrossDomain_F2S (input ... 阅读全文
摘要：
前面介绍了项目中用到的脉冲同步的基本方法，其基本功能是从某个时钟域取出一个单时钟宽度脉冲，然后在新的时钟域中建立另一个单时钟宽度的脉冲，但在实际应用中，需要同步的往往不止是脉冲信号，数据总线、地址总线和控制总线都有可能跨域传输。握手协议，RAM和FIFO是最基本的方法，但如果FPGA资源成为关键因素... 阅读全文