摘要：
运行vsim -c -l vsim.log -wlf vsim.wlf work.tb work.glbl之后，会在不启动modelsim的情况下完成仿真，并且会把仿真波形记录下来（以.wlf文件格式）这时候，如果想看仿真的波形文件，打开modelsim的GUI界面，执行do wave.do命令即可... 阅读全文
摘要：
① secureip库：硬核(HARD IP)仿真(功能仿真和时序仿真)模型（hard IP simulation model），比如PowerPC、PCIE、SRIO、DDR等。Simulation models for the Hard-IP such as the PowerPC proces... 阅读全文
摘要：
①仿真精度越高，仿真效率月底。仿真时采用`timescale 1ns/1ns比采用1ns/100ps的仿真效率高simulation was two billion ns.②clock generation coding tips(from)②减少层次结构在设计中层次结构越少，仿真速度越快，这是因为... 阅读全文
摘要：
1 引言 基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了... 阅读全文
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一.典型方法 典型方法即双锁存器法，第一个锁存器可能出现亚稳态，但是第二个锁存器出现亚稳态的几率已经降到非常小，双锁存器虽然不能完全根除亚稳态的出现(事实上所有电路都无法根除，只能尽可能降低亚稳态的出现)，但是基本能够在很大程度上减小这种几率。最后的一个D触发器和逻辑电路组成的是一个采沿（上升沿，修... 阅读全文
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第一章ModelSim介 绍本指南是为 ModelSim5.5f版本编写的，该版本运行于UNIX和Microsoft Windows 95/98/Me/NT/2000的操作系统环境中。本指南覆盖了VHDL和Verilog模拟仿真，但是你在学习过程中会发现对于单纯的HDL设计工作而言，它是一个很有用的... 阅读全文
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vsim -c -do sim.tcl -l sim.log波形怎么保存啊，我想把波形保存下来，但不显示，想看那个信号时在加上，不然信号全部出来了太乱了在do文件里写add wave -r *run -allexit------------------------------------------... 阅读全文
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1. 起始结束信号的判断[html]view plaincopy//---------------------------------------------//start,stopconditionjudgement//---------------------------------------... 阅读全文
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`timescale1ns/1psmoduletest(sda);regscl;inoutsda;regsda_out;wiresda_in;reg[7:0]data;regstart_flag,stop_flag;assignsda=sda_out?1'bz:1'b0;assignsda_in=s... 阅读全文
摘要：
函数的功能和任务的功能类似，但二者还存在很大的不同。在 Verilog HDL 语法中也存在函数的定义和调用。1．函数的定义函数通过关键词 function 和 endfunction 定义，不允许输出端口声明（包括输出和双向端口） ，但可以有多个输入端口。函数定义的语法如下：function [r... 阅读全文
摘要：
任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行，如果定义了任务，但是在整个过程中都没有调用它，那么这个任务是不会执行的。调用某个任务时可能需要它处理某些数据并返回操作结果，所以任务应当有接收数据的输入端和返回数据的输出端。另外，任务可以彼此调... 阅读全文