2015年2月5日
verilog语法：进程名
摘要： always @ (posedge clk, negedge rstn)begin:State_flipflops if(!rstn) y<=S1; else y<=Y;end请问这段程序中的State_flipflops代表什么意思？是一个 名 而已，为了在其他地方可以调用。还可以在b... 阅读全文
posted @ 2015-02-05 13:59 hfyfpga 阅读(588) 评论(0) 推荐(0) 编辑