2019年4月7日
Verilog-2001中的signed的理解
摘要： 一、Verilog四值逻辑 0 1 X：未知，亚稳态 Z:高阻，三态，无驱动 二、常数 整数 实数 字符串：双引号括起的8位ASCII码值 parameter：参数，仅定义模块有效 `define：全局定义，所有模块有效 1、整数 （1）十进制表示法：可表示有符号数 （2）基数表示法：符号 长度'进 阅读全文
posted @ 2019-04-07 16:28 helloamigos 阅读(1540) 评论(0) 推荐(0) 编辑