摘要： 假设波特率为9600（即每秒传输9600比特的数据）那么传输1比特需时间：1000000000(ns)/9600=104166(ns)50MHz时钟周期为20ns所以传输1比特需要 104166/20=5208个周期0~5207所以`defineBPS_PARA5207 阅读全文

摘要： 特权实验视频代码module my_uart_top(clk, rst_n,rs232_rx,rs232_tx);input clk;input rst_n;input rs232_rx;output rs232_tx;wire bps_start1,bps_start2;wire clk_bps1,clk_bps2;wire [7:0] rx_data;wire rx_int;speed_select speed_rx(.clk(clk),.rst_n(rst_n),.bps_start(bps_start1),.clk_bps(clk_bps1));my_uart_rxmy_uart_rx 阅读全文

摘要： //通过按键控制对应的led灯亮灭，按一下亮，再按一下灭，消抖时间20msmodule key_led(input clk , rst_n,input [2:0]key ,output led0,led1,led2);reg [2:0] key_rst;always @(posedge clk or negedge rst_n)beginif (!rst_n)key_rst <= 3'b111 ;else key_rst <= key ;endreg [2:0] key_rst_r ;always @(posedge clk or negedge rst_n)beginif 阅读全文

摘要： 2011.7.31仿真波形时未添加文件错误。Assignments ——>Settings——>Simulator Settings——>Simulation Input 添加文件 阅读全文

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摘要： Testbench观察方法1、观察、对比波形。2、在终端打印或生成文本。3、自动对比输出结果。Testbench三步走1、对被测试设计的顶层接口进行例化。2、给被测试的输入接口添加激励。3、判断被测试设计的输出相应是否满足设计要求。最简单的Testbench://一、时钟产生//定义时钟周期为20ns，已定义"'timescale 1ns/1ps"parameter PERIOD = 20;intitial beginclk = 0;forever#(PERIOD/2) clk = ~clk;end //或写成alwaysbegin#(PERIOD/2) clk = 阅读全文

摘要： 遇到问题是学会多思考，多分析，多总结！注重培养良好的代码风格！多阅读些官方提供的handbook和attentionnote！注重积累设计技巧和方法！如果可以的话多看些英文文档！FPGA没有永恒的对与错，要具体问题具体分析！FPGA设计的精髓不是设计输入，如何对综合以及局布线结果进行优化，如何更有效地进行验证 如何达到时序收敛 等等问题都是至关重要的。总而言之学习者要用心去学习，去分析，去感悟，去总结。 阅读全文