摘要：
俗话说“授之鱼不如授之以渔”，看到这边有人要资料有人送资料的，其实论坛不更应该是一个交流的空间么？那就让找资料更有效率一点，让大家花更多时间来交流吧。
言归正传，写这篇文章主要想介绍Xilinx各种资料的找法、分类方法和什么问题该看哪些资料。限于经验，难免有错漏，希望大家指出错误并继续补充 阅读全文
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8位流水线乘法器（Verilog），两个N位二进制数经x,y的乘积用简单的方法计算就是利用移位操作来实现。 阅读全文
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本博文主要目的是借用加减计数器来说明标志变量在Verilog编程过程当中的作用和用法，是自己在编程当中的随笔，写的很浅薄，欢迎各位博友拍砖~~（如需转载，请注明出处） 阅读全文
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良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下，增强代码的可读性、可移植性，首要的工作是在项目开发之前为整个设计团队建立一个命名约定和缩略语清单，以文档的形式记录下来，并要求每位设计人员在代码编写过程中都要严格遵守。 阅读全文
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用Verilog写的按键消抖
由此模块作为按键消抖模块时，当按键一直按下时，key_out的值一直为低，所以当使用时，可以用
(negedge key_out)来实现即使按皱键一直按着，操作（此处指led或说是count）只进行一次。（如需转载请注明出处）
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自己最近在玩Microblaze，下面简单的贴个定时器中断的例程出来，供大家参考，自己加了一点汉语注释，方便大家阅读，不过本人还是提倡大家提高原文阅读能力，本例程实现一秒定时，并在led灯上显示。（如需转载请注明出处） 阅读全文
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在不用ISE软件的条件下，如何使用IMPACT软件烧写Prom，本人的用的是EXCD-1的板子，下面讲一下是如何实现在不用ISE软件的条件下，如何使用IMPACT软件烧写Prom的，自己的做法，写的很繁琐，耐心看完吧，欢迎拍砖。（如需转载请注明出处） 阅读全文
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因为Verilog是一种硬件描述语言，所以在写Verilog语言时，首先要有所要写的module在硬件上如何实现的概念，而不是去想编译器如何去解释这个module. 比如在决定是否使用reg定义时，要问问自己物理上是不是真正存在这个register, 如果是，它的clock是什么? D端是什么？Q端是什么？有没有清零和置位？同步还是异步？再比如上面讨论的三态输出问题，首先想到的应该是在register的输出后面加一个三态门，而不是如何才能让编译器知道要“赋值”给一个信号为三态。同样，Verilog中没有“编译”的概念，而只有综合的概念。 阅读全文
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最近在弄一个流水结构的加法器，查阅了一些书籍，也在网上搜了一些资料，今天花点时间整理了一下。
(首先说明一点，也是自己对流水线的一点理解：当我们处理数据流的时候可以用流水线的方式处理，但当我们处理的不是数据流，我们要根据情况来考虑流水线结构的“填满”和“排空”。个人觉得，流水线的结构只有在处理数据流时才能显现出它的速度优势)（如需转载请注明出处）
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