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harry_lee
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2011年7月22日
verilog中锁存器的问题
摘要: 如图所示为verilog写成程序后RTL图,注意锁存器 rRST_adc_n此锁存器enable 信号在状态机到st1~5时触发,在状态机0时解锁。但是注意到,由于多了WIDEord 这个或或,enable信号会低于D到达,造成的结果锁存的不是1而是0.。因为在写状态机时,其他状态没有赋值,系统自动生成锁存器,但是会产生错误。
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posted @ 2011-07-22 15:24 harry_lee
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