三大低速总线之SPI
参考：https://www.cnblogs.com/liujinggang/p/9609739.html
以及 野火FPGA-Altera-EP4CE10征途开发板文档资料
SPI（Serial Peripheral Interface，串行外围设备接口）通讯协议，是 Motorola 公司提出的一种同步串行接口技术，是一种高速、全双工、同步通信总线，在芯片中只占用四根管脚用来控制及数据传输。
优点：支持全双工通信，通讯方式较为简单，且相对数据传输速率较快；
缺点：没有指定的流控制，没有应答机制确认数据是否接收，与 IIC 总线通讯协议相比（IIC 总线每次传递完数据后需要从机返回一个ACK响应），在数据可靠性上有一定缺陷。
通讯模式：主从通讯模式（可分为一主一从和一主多从）。
其中：
SCK (Serial Clock)：时钟信号线。
MOSI (Master Output， Slave Input)：主设备输出/从设备输入引脚。
MISO (Master Input，Slave Output)：主设备输入/从设备输出引脚。
CS(Chip Select)：片选信号线，也称为 CS_N（低电平有效）。
CPOL(时钟极性)，CPHA(时钟相位)
CPOL 参数规定了空闲状态(CS_N 为高电平，设备未被选中)时 SCK 时钟信号的电平状态
CPHA 规定了数据采样是在 SCK 时钟的奇数边沿还是偶数边沿；
总结：CPHA=0时，奇数边沿采样；CPHA=1时，偶数边沿采样。
SPI 通讯协议的 4 种模式：
模式0：CPOL= 0，CPHA=0;
模式1：CPOL= 0，CPHA=1;
模式2：CPOL= 1，CPHA=0;
模式3：CPOL= 1，CPHA=1;
模块以及代码部分完全参考https://www.cnblogs.com/liujinggang/p/9609739.html
其中模块如下图：
其中：
I_clk是系统时钟；
I_rst_n是系统复位；
I_tx_en是主机给从机发送数据的使能信号，当I_tx_en为1时主机才能给从机发送数据；
I_rx _en是主机从从机接收数据的使能信号，当I_rx_en为1时主机才能从从机接收数据；
I_data_in是主机要发送的并行数据；
O_data_out是把从机接收回来的串行数据并行化以后的并行数据；
O_tx_done是主机给从机发送数据完成的标志位，发送完成后会产生一个高脉冲；
O_rx_done是主机从从机接收数据完成的标志位，接收完成后会产生一个高脉冲；
I_spi_miso、O_spi_cs、O_spi_sck和O_spi_mosi是标准SPI总线协议规定的四根线；
时序图如下：
时序图分析：
发送：当FPGA通过SPI总线往QSPI Flash中发送一个字节(8-bit)的数据时，首先FPGA把CS/SS片选信号设置为0，表示准备开始发送数据，整个发送数据过程其实可以分为16个状态：
状态0：SCK为0，MOSI为要发送的数据的最高位，即I_data_in[7]
状态1：SCK为1，MOSI保持不变
状态2：SCK为0，MOSI为要发送的数据的次高位，即I_data_in[6]
状态3：SCK为1，MOSI保持不变
状态4：SCK为0，MOSI为要发送的数据的下一位，即I_data_in[5]
状态5：SCK为1，MOSI保持不变
状态6：SCK为0，MOSI为要发送的数据的下一位，即I_data_in[4]
状态7：SCK为1，MOSI保持不变
状态8：SCK为0，MOSI为要发送的数据的下一位，即I_data_in[3]
状态9：SCK为1，MOSI保持不变
状态10：SCK为0，MOSI为要发送的数据的下一位，即I_data_in[2]
状态11：SCK为1，MOSI保持不变
状态12：SCK为0，MOSI为要发送的数据的下一位，即I_data_in[1]
状态13：SCK为1，MOSI保持不变
状态14：SCK为0，MOSI为要发送的数据的最低位，即I_data_in[0]
状态15：SCK为1，MOSI保持不变
一个字节数据发送完毕以后，产生一个发送完成标志位O_tx_done并把CS/SS信号拉高完成一次发送。通过观察上面的状态可以发现状态编号为奇数的状态要做的操作实际上是一模一样的，所以写代码的时候为了精简代码，可以把状态号为奇数的状态全部整合到一起。
接收：当FPGA通过SPI总线从QSPI Flash中接收一个字节(8-bit)的数据时，首先FPGA把CS/SS片选信号设置为0，表示准备开始接收数据，整个接收数据过程其实也可以分为16个状态，但是与发送过程不同的是，为了保证接收到的数据准确，必须在数据的正中间采样，也就是说模式0时序图中灰色实线的地方才是代码中锁存数据的地方，所以接收过程的每个状态执行的操作为：
状态0：SCK为0，不锁存MISO上的数据
状态1：SCK为1，锁存MISO上的数据，即把MISO上的数据赋值给O_data_out[7]
状态2：SCK为0，不锁存MISO上的数据
状态3：SCK为1，锁存MISO上的数据，即把MISO上的数据赋值给O_data_out[6]
状态4：SCK为0，不锁存MISO上的数据
状态5：SCK为1，锁存MISO上的数据，即把MISO上的数据赋值给O_data_out[5]
状态6：SCK为0，不锁存MISO上的数据
状态7：SCK为1，锁存MISO上的数据，即把MISO上的数据赋值给O_data_out[4]
状态8：SCK为0，不锁存MISO上的数据
状态9：SCK为1，锁存MISO上的数据，即把MISO上的数据赋值给O_data_out[3]
状态10：SCK为0，不锁存MISO上的数据
状态11：SCK为1，锁存MISO上的数据，即把MISO上的数据赋值给O_data_out[2]
状态12：SCK为0，不锁存MISO上的数据
状态13：SCK为1，锁存MISO上的数据，即把MISO上的数据赋值给O_data_out[1]
状态14：SCK为0，不锁存MISO上的数据
状态15：SCK为1，锁存MISO上的数据，即把MISO上的数据赋值给O_data_out[0]
一个字节数据接收完毕以后，产生一个接收完成标志位O_rx_done并把CS/SS信号拉高完成一次数据的接收。通过观察上面的状态可以发现状态编号为偶数的状态要做的操作实际上是一模一样的，所以写代码的时候为了精简代码，可以把状态号为偶数的状态全部整合到一起。而这一点刚好与发送过程的状态刚好相反。
代码如下：
点击查看代码
module spi_module
(
input I_clk , // 全局时钟50MHz
input I_rst_n , // 复位信号，低电平有效
input I_rx_en , // 读使能信号
input I_tx_en , // 发送使能信号
input [7:0] I_data_in , // 要发送的数据
output reg [7:0] O_data_out , // 接收到的数据
output reg O_tx_done , // 发送一个字节完毕标志位
output reg O_rx_done , // 接收一个字节完毕标志位
// 四线标准SPI信号定义
input I_spi_miso , // SPI串行输入，用来接收从机的数据
output reg O_spi_sck , // SPI时钟
output reg O_spi_cs , // SPI片选信号
output reg O_spi_mosi // SPI输出，用来给从机发送数据
);
reg [3:0] R_tx_state ;
reg [3:0] R_rx_state ;
always @(posedge I_clk or negedge I_rst_n)
begin
if(!I_rst_n)
begin
R_tx_state <= 4'd0 ;
R_rx_state <= 4'd0 ;
O_spi_cs <= 1'b1 ;
O_spi_sck <= 1'b0 ;
O_spi_mosi <= 1'b0 ;
O_tx_done <= 1'b0 ;
O_rx_done <= 1'b0 ;
O_data_out <= 8'd0 ;
end
else if(I_tx_en) // 发送使能信号打开的情况下
begin
O_spi_cs <= 1'b0 ; // 把片选CS拉低
case(R_tx_state)
4'd1, 4'd3 , 4'd5 , 4'd7 ,
4'd9, 4'd11, 4'd13, 4'd15 : //整合奇数状态
begin
O_spi_sck <= 1'b1 ;
R_tx_state <= R_tx_state + 1'b1 ;
O_tx_done <= 1'b0 ;
end
4'd0: // 发送第7位
begin
O_spi_mosi <= I_data_in[7] ;
O_spi_sck <= 1'b0 ;
R_tx_state <= R_tx_state + 1'b1 ;
O_tx_done <= 1'b0 ;
end
4'd2: // 发送第6位
begin
O_spi_mosi <= I_data_in[6] ;
O_spi_sck <= 1'b0 ;
R_tx_state <= R_tx_state + 1'b1 ;
O_tx_done <= 1'b0 ;
end
4'd4: // 发送第5位
begin
O_spi_mosi <= I_data_in[5] ;
O_spi_sck <= 1'b0 ;
R_tx_state <= R_tx_state + 1'b1 ;
O_tx_done <= 1'b0 ;
end
4'd6: // 发送第4位
begin
O_spi_mosi <= I_data_in[4] ;
O_spi_sck <= 1'b0 ;
R_tx_state <= R_tx_state + 1'b1 ;
O_tx_done <= 1'b0 ;
end
4'd8: // 发送第3位
begin
O_spi_mosi <= I_data_in[3] ;
O_spi_sck <= 1'b0 ;
R_tx_state <= R_tx_state + 1'b1 ;
O_tx_done <= 1'b0 ;
end
4'd10: // 发送第2位
begin
O_spi_mosi <= I_data_in[2] ;
O_spi_sck <= 1'b0 ;
R_tx_state <= R_tx_state + 1'b1 ;
O_tx_done <= 1'b0 ;
end
4'd12: // 发送第1位
begin
O_spi_mosi <= I_data_in[1] ;
O_spi_sck <= 1'b0 ;
R_tx_state <= R_tx_state + 1'b1 ;
O_tx_done <= 1'b0 ;
end
4'd14: // 发送第0位
begin
O_spi_mosi <= I_data_in[0] ;
O_spi_sck <= 1'b0 ;
R_tx_state <= R_tx_state + 1'b1 ;
O_tx_done <= 1'b1 ;
end
default:R_tx_state <= 4'd0 ;
endcase
end
else if(I_rx_en) // 接收使能信号打开的情况下
begin
O_spi_cs <= 1'b0 ; // 拉低片选信号CS
case(R_rx_state)
4'd0, 4'd2 , 4'd4 , 4'd6 ,
4'd8, 4'd10, 4'd12, 4'd14 : //整合偶数状态
begin
O_spi_sck <= 1'b0 ;
R_rx_state <= R_rx_state + 1'b1 ;
O_rx_done <= 1'b0 ;
end
4'd1: // 接收第7位
begin
O_spi_sck <= 1'b1 ;
R_rx_state <= R_rx_state + 1'b1 ;
O_rx_done <= 1'b0 ;
O_data_out[7] <= I_spi_miso ;
end
4'd3: // 接收第6位
begin
O_spi_sck <= 1'b1 ;
R_rx_state <= R_rx_state + 1'b1 ;
O_rx_done <= 1'b0 ;
O_data_out[6] <= I_spi_miso ;
end
4'd5: // 接收第5位
begin
O_spi_sck <= 1'b1 ;
R_rx_state <= R_rx_state + 1'b1 ;
O_rx_done <= 1'b0 ;
O_data_out[5] <= I_spi_miso ;
end
4'd7: // 接收第4位
begin
O_spi_sck <= 1'b1 ;
R_rx_state <= R_rx_state + 1'b1 ;
O_rx_done <= 1'b0 ;
O_data_out[4] <= I_spi_miso ;
end
4'd9: // 接收第3位
begin
O_spi_sck <= 1'b1 ;
R_rx_state <= R_rx_state + 1'b1 ;
O_rx_done <= 1'b0 ;
O_data_out[3] <= I_spi_miso ;
end
4'd11: // 接收第2位
begin
O_spi_sck <= 1'b1 ;
R_rx_state <= R_rx_state + 1'b1 ;
O_rx_done <= 1'b0 ;
O_data_out[2] <= I_spi_miso ;
end
4'd13: // 接收第1位
begin
O_spi_sck <= 1'b1 ;
R_rx_state <= R_rx_state + 1'b1 ;
O_rx_done <= 1'b0 ;
O_data_out[1] <= I_spi_miso ;
end
4'd15: // 接收第0位
begin
O_spi_sck <= 1'b1 ;
R_rx_state <= R_rx_state + 1'b1 ;
O_rx_done <= 1'b1 ;
O_data_out[0] <= I_spi_miso ;
end
default:R_rx_state <= 4'd0 ;
endcase
end
else
begin
R_tx_state <= 4'd0 ;
R_rx_state <= 4'd0 ;
O_tx_done <= 1'b0 ;
O_rx_done <= 1'b0 ;
O_spi_cs <= 1'b1 ;
O_spi_sck <= 1'b0 ;
O_spi_mosi <= 1'b0 ;
O_data_out <= 8'd0 ;
end
end
endmodule
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