05 2023 档案
摘要：## 问题 AMD Vitis 调试代码时，BSP代码的某些应该被执行的行，没有被执行，调试器显示代码乱跳等。 ## 原因 为了提高运行速度，BSP编译时，默认使用了优化选项进行编译，导致调试器对应二进制代码、和C代码时出现问题，显示出错误的执行流程。 这只是显示问题，实际执行流程是没有问题的。 #
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摘要：中断优先级 AXI Interrupt Controller支持中断优先级。 在Vivado Block Design中， bit-0连接的中断优先级最高， 越靠近bit-0的中断优先级最高。 AXI Interrupt Controller的手册pg099中的描述如下： Priority betw
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摘要：AMD MicroBlaze中通过AXI Timer获取时间戳 硬件的Vivado Block design设计中，添加AXI Timer 包含AXI Timer的头文件 #include "xtmrctr.h" 定义timer的参数和全局变量 /* * The following constant
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摘要：需求 客户为AMD Xilinx SoC创建了PetaLinux工程。需要定制PetaLinux中的FSBL。 PetaLinux默认从内部指定的源取代码。 取出FSBL代码 使用命令“petalinux-devtool modify fsbl-firmware”， 可以取出FSBL代码到目录“co
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摘要：看到了有文章提到软核Risc-V在FPGA上的DMIPS数据， 0.464 DMIPS/MHz。 使用手上现有的MicroBlaze工程，顺手测试了MicroBlaze的DMIPS数据。 使用的单板是AC701， 芯片是7A200T。MicroBlaze配置128KB Local Memory， 8
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摘要：概述 AMD Xilinx Vitis内部集成了各种外设的例程，为工程师提供了快速上手的代码。 AMD Xilinx有很多开发板。各种单板的硬件参数不一定完全一致，有时需要根据单板硬件设计、Vivado中的Block Design设计，修改外设例程的参数。 IIC EEPROM例程 本文描述在如何运
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摘要：AMD MPSoC PS PCIe 使用要点 [TOC] # 需求 有客户需要通过PCie从Windows系统访问MPSoC的DDR，从而使X86和A53通过共享DDR内存的方式交互大量数据。X86作为PCIe Host, MPSoC作为PCIe Endpoint。共享的DDR内存是MPSoC的DD
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摘要：AMD MPSoC R5 AES 示例 测试环境 测试单板 ZCU06 测试工具 Vitis 2021.2 R5 AES 测试流程 创建Platform 在Vitis的 “File - New ” 中，选择“Platform Project”， 指定名称如“zcu106_r5”， 再选择对应的XSA
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摘要：测试环境 参考文档 xtp226-ac701-multiboot-c-2015-1.pdf ug470_7Series_Config.pdf xapp1247-multiboot-spi.pdf ug952-ac701-a7-eval-bd.pdf ug1579-microblaze-embedde
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