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巴特沃斯LPF设计(硬件电路实现)
摘要: 高阶 (2n) VSVC单位增益巴特沃斯低通滤波器设计,可分解为 n 个二阶低通;本文通过对二阶巴特沃斯低通的硬件电路设计,后期多组组合优化,构建高阶滤波器,优化滤波器的低通特性和稳定性。
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CORDIC算法解释及verilog HDL实现(圆坐标系)
摘要: 本文阐述Cordic算法在圆坐标系下关于旋转和向量模式两种不同的实现路径,并通过了Matlab程序编写实现以及Verilog HDL在此算法的仿真验证。
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Quartus Ⅱ调用FIFO IP核方法实现求和(Mega Wizard)
摘要: 本次实验学习记录主题为“FIFO_IP核实现算术求和”,主要内容是上位机通过串口向FPGA发送一定规格的数字矩阵,FPGA对矩阵处理,按规定逻辑实现求和运算,将结果返回串口转发至上位机。
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FPGA对EEPROM驱动控制(I2C协议)
摘要: 本文摘要:本文首先对I2C协议的通信模式和AT24C16-EEPROM芯片时序控制进行分析和理解,设计了一个i2c通信方案。人为按下写操作按键后,FPGA(Altera EP4CE10)对EEPROM指定地址写入字节数据,并接后按下读操作按键,读取该地址上的一个字节数据在数码管低两位显示出来。其中包
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Flash驱动控制--芯片擦除(SPI协议)
摘要: 摘要: 本篇博客具体包括SPI协议的基本原理、模式选择以及时序逻辑要求,采用FPGA(EPCE4),通过SPI通信协议,对flash(W25Q16BV)存储的固化程序进行芯片擦除操作。 关键词:SPI;Verilog HDL;Flash 【SPI协议通信模式】 SPI是Motorola公司推出的一种
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等精度频率计的设计与验证
摘要: 文章摘要:借助于QuartusII PLL_IP核产生一个任意频率被测时钟信号,设计一个等精度测量模块,通过其处理后,再数码管上显示出六位的测量频率数值,验证测量的准确度。 关键词:Verilog HDL;等精度频率测量;数码管;PLL_IP核 最终框图: 频率计,即频率计数器,专用于测量被测信号频
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串口收发UART(Verilog HDL)
摘要: 文章摘要:本篇文章目标设计一个格式为起始位+8位数据(无校验)+停止位的串口收发,接收PC上位机RS232总线信号后,重新打包转发至PC端显示(形成回环),数据完整无错码情况。 关键词:异步时钟;亚稳态;异步串行通信;Verilog HDL
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QuartusII调用 PLL_IP核方法(Mega Wizard)
摘要: 要求:调用PLL—IP核,50Mhz晶振输入,输出四路时钟不同信号:100Mhz,25Mhz,50Mhz(90°相位),50Mhz(20%占空比)。 芯片型号:cyclone Ⅳ EP4CE10F17C8 平台工具:Quartus II 15.0 (64-bit)、Modelsim SE-64 10.4
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一个问题:六位八段数码管(Verilog)
摘要: 【基本信息】 需求:verilog程序,显示任意六位字符或数值,包含点号,且能够按需点亮位数。(学习篇) 芯片型号:cyclone Ⅳ EP4CE10F17C8 数码管属性:六位、八段 【最终成果图】 经过多轮测试,最后代码程序满足设计要求,但结合仿真发现了一个问题,仿真和上机不匹配,当然还是要以上
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GIT文件上传演示
摘要: Be Written By Handat.憨大头 注:以下内容默认你已经做好了git工具的用户账户配置。 (1)创建Gitee线上代码仓库,HTTPS协议地址就是仓库地址,如例https://gitee.com/silly-big-head/soragebin.git; (2)建立一个本地仓库,在磁
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