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【笔记】Verilog HDL 关键词【Verilog HDL】

摘要： Verilog HDL 关键词 alwaysandassignautomaticbeginbufbufif0bufif1casecasexcasezcellcmosconfigdeassign disabledefaultdefparamdesignendconfigendfunctionendgenerateendmoduleendprimitive eventendspecifyendtabl... 阅读全文

posted @ 2010-03-12 11:04 yf.x 阅读(1657) 评论(0) 推荐(1) 编辑

test code syntaxhighlighter

摘要：测试代码着色代码阅读全文

posted @ 2010-03-11 11:46 yf.x 阅读(245) 评论(1) 推荐(1) 编辑

Quartus II 与 DE2 入门指导(test)

摘要： Quartus II 与 DE2 入门指导Version 1.0 By yf.x 03/03/2010目录：典型的计算机辅助设计流程开始新建一个项目（project） Verilog设计输入编译设计管脚分配仿真设计电路规划、配置FPGA器件测试设计的电路一个典型的FPGA计算机辅助设计流程如图 1所示。图 1 设计流程的步骤：·设计输入（De... 阅读全文

posted @ 2010-03-09 16:15 yf.x 阅读(2806) 评论(1) 推荐(1) 编辑

（转载）代码注释的13条建议

摘要：转自：http://www.cnblogs.com/nicholasun/archive/2008/04/26/1171557.html13 Tips to Comment Your Code1.Comment each level对每一级用统一的方法注释每个代码块，例如：n 为每个类，包含简短的描述，作者和最后修改日期n 为每个方法，包含其目的，功能，参数，返回值团队编程时，采用标准的注释是很重... 阅读全文

posted @ 2010-03-08 20:29 yf.x 阅读(366) 评论(0) 推荐(1) 编辑

(转载) 如何降低project压缩文件的大小? (Quartus II)

摘要：转自无双大侠的blogAbstract当我们想将Quartus II整个project通过网络传给别人是，会希望整个project能尽量压到最小，如何实现呢?Introduction适用版本：Quartus II各版本有個project压缩前有50MB，用WinRAR压缩后还有25MB，优化后仅2.39MB，我是怎么办到的呢?Step 1：將db目录删除；db目录占了30MB，是project肥大... 阅读全文

posted @ 2010-03-08 08:48 yf.x 阅读(1511) 评论(0) 推荐(1) 编辑

（笔记）word文档中的图片（word）（office）

摘要：在写文档的过程中，常常需要图文并茂，以下是整理的部分碰到的问题和解决方法。1. 问题：过多的图片会增加文档体积、影响打开word速度。方法：慎选图片格式。点阵图--屏幕截图通常只需256色或16色即可。或者用jfg格式，但如果图片中含有文字，效果　　不如位图。阅读全文

posted @ 2010-03-07 11:55 yf.x 阅读(362) 评论(0) 推荐(1) 编辑

（原创）Quartus II 9.1的问题汇总ing（DE2) （Quartus II）

摘要：刚接触Quartus II，用得是9.1 web edition.发现问题，探寻解决方案1. 现象：编译生成的.pof文件，AS模式下载不工作，解决：换.sof转换生成的.pof文件就可以。　　附注： http://www.alteraforum.com/forum/showthread.php?t=20736 解释是9.1的一个bug，需要在mysupport申请patch 0.63或者... 阅读全文

posted @ 2010-03-06 18:36 yf.x 阅读(1204) 评论(2) 推荐(1) 编辑

（转载）Quartus II在线培训视频

摘要： Altera 的在线课程http://www.altera.com.cn/education/courses/online-courses.html?f=hp&k=g1 阅读全文

posted @ 2010-03-06 14:15 yf.x 阅读(493) 评论(0) 推荐(1) 编辑

(笔记）Quartus II 与 DE2 入门指导（Digital Logic）（DE2）

摘要： Version 1.0By yf.x03/03/2010Abstract通过一个简单的实例介绍Quartus II 9.1和DE2基本使用方法。Introduction典型的计算机辅助设计流程开始新建一个项目（project）Verilog设计输入编译设计管脚分配仿真设计电路规划、配置FPGA器件测试设计的电路一个典型的FPGA计算机辅助设计流程如图 1所示。图 1 FPGA CAD设计流程设计... 阅读全文

posted @ 2010-03-04 21:18 yf.x 阅读(3534) 评论(7) 推荐(1) 编辑