实验2 基于加法器的设计
摘要：
实验2 基于加法器的设计 设计7段数码管的驱动电路,4位输入,7段输出,使数码管能显示16进制的16个字符,注意DE10-Lite的数码管是共阳连接. 直接用case语句写出查找表.代码如下: module seg7(data_in,data_out); input [3:0]data_in; ou 阅读全文
posted @ 2022-06-17 11:10 yf.x 阅读(163) 评论(0) 推荐(0) 编辑
实验1 在MAX10 FPGA上实现组合逻辑
摘要：
实验1 在MAX10 FPGA上实现组合逻辑 实验前的准备工作:参照讲义步骤安装Quartus,Modelsim和System Builder。阅读材料：1）推荐的文件组织形式；2）Verilog 1：概述和Verilog 2：重点是assign语句。 参考资源：友晶网站上的关于DE10-Lite实 阅读全文
posted @ 2022-06-17 08:55 yf.x 阅读(340) 评论(0) 推荐(0) 编辑
