摘要：实验2 基于加法器的设计 设计7段数码管的驱动电路,4位输入,7段输出,使数码管能显示16进制的16个字符,注意DE10-Lite的数码管是共阳连接. 直接用case语句写出查找表.代码如下: module seg7(data_in,data_out); input [3:0]data_in; ou 阅读全文

摘要：实验1 在MAX10 FPGA上实现组合逻辑 实验前的准备工作:参照讲义步骤安装Quartus,Modelsim和System Builder。阅读材料：1）推荐的文件组织形式；2）Verilog 1：概述和Verilog 2：重点是assign语句。 参考资源：友晶网站上的关于DE10-Lite实 阅读全文

摘要：用反函数来验证模块功能 通常编写testbench观察仿真波形的方法,对于简单直观的电路功能验证来说很方便,但当电路输出比较复杂时,就比较无趣.这里以七段数码管的译码电路为例,编写了一个发函数功能的模块来验证其功能.所谓反函数就是把设计模块的输入输出端颠倒一下,衔接在设计模块后面,然后验证输入和输出 阅读全文