2020年10月13日

习题8 #第8章 Verilog有限状态机设计-2 #Verilog #Quartus #modelsim

摘要： 2. 设计一个“1001”串行数据检测器，其输入、输出如下： 输入x：000 101 010 010 011 101 001 110 101 输出z：000 000 000 010 010 000 001 000 000 （1）设计思路：同前，规划状态，无它。 （2）1001序列检测电路源码： 1 阅读全文

posted @ 2020-10-13 21:13 yf.x 阅读(1569) 评论(0) 推荐(0) 编辑

习题8 #第8章 Verilog有限状态机设计-1 #Verilog #Quartus #modelsim

摘要： 1. 设计一个“111”串行数据检测器。要求是：当检测到连续3个或3个以上的“1”时输出为1，其他输入情况下输出为0。 （1）思路分析：参照本章前文的范例，如第224页的【例8.8】，很容易模仿或推断出这个FSM共有4个状态，分别为： 初始化时收到0的s0，然后收到1的s1，连续收到两个1的s2，连 阅读全文

posted @ 2020-10-13 20:32 yf.x 阅读(2248) 评论(0) 推荐(0) 编辑

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