10 2020 档案

实验8 #第8章 Verilog有限状态机设计-1 #Verilog #Quartus #modelsim
摘要:8-1 流水灯控制器 1. 实验要求:采用有限状态机设计彩灯控制器,控制LED灯实现预想的演示花型。 2. 实验内容: (1)功能:设计彩灯控制器,要求控制18个LED灯实现如下的演示花型: 从两边往中间逐个亮,全灭; 从中间往两头逐个亮,全灭; 循环执行上述过程; 2.1 流水灯控制器用两个alw 阅读全文

posted @ 2020-10-16 16:29 yf.x 阅读(1996) 评论(0) 推荐(0) 编辑

习题8 #第8章 Verilog有限状态机设计-4 #Verilog #Quartus #modelsim
摘要:4. 用状态机设计交通灯控制器,设计要求:A路和B路,每路都有红、黄、绿三种灯,持续时间为:红灯45s,黄灯5s,绿灯40秒。 A路和B路灯的状态转换是: (1) A红,B绿(持续时间40s); (2) A红,B黄(持续时间5s); (1) A绿,B红(持续时间40s); (1) A绿,B黄(持续时 阅读全文

posted @ 2020-10-14 13:27 yf.x 阅读(1743) 评论(0) 推荐(0) 编辑

习题8 #第8章 Verilog有限状态机设计-3 #Verilog #Quartus #modelsim
摘要:3. 编写一个8路彩灯控制程序,要求彩灯有以下3种演示花型。 (1) 8路彩灯同时亮灭; (2) 从左至右逐个亮(每次只有1路亮); (3) 8路彩灯每次4路灯亮,4路灯灭,且亮灭相间,交替亮灭。 在演示过程中,只有当一种花型演示完毕才能转向其他演示花型。 3.1 设计思路:8个灯,3种花型,顺序展 阅读全文

posted @ 2020-10-14 00:10 yf.x 阅读(3261) 评论(1) 推荐(0) 编辑

习题8 #第8章 Verilog有限状态机设计-2 #Verilog #Quartus #modelsim
摘要:2. 设计一个“1001”串行数据检测器,其输入、输出如下: 输入x:000 101 010 010 011 101 001 110 101 输出z:000 000 000 010 010 000 001 000 000 (1)设计思路:同前,规划状态,无它。 (2)1001序列检测电路源码: 1 阅读全文

posted @ 2020-10-13 21:13 yf.x 阅读(1619) 评论(0) 推荐(0) 编辑

习题8 #第8章 Verilog有限状态机设计-1 #Verilog #Quartus #modelsim
摘要:1. 设计一个“111”串行数据检测器。要求是:当检测到连续3个或3个以上的“1”时输出为1,其他输入情况下输出为0。 (1)思路分析:参照本章前文的范例,如第224页的【例8.8】,很容易模仿或推断出这个FSM共有4个状态,分别为: 初始化时收到0的s0,然后收到1的s1,连续收到两个1的s2,连 阅读全文

posted @ 2020-10-13 20:32 yf.x 阅读(2398) 评论(0) 推荐(0) 编辑

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