摘要:实验七的目的是设计实现最大为99数字在2个数码管上。采用同步动态扫描。即行信号和列信号同步扫描。这里数码管是共阳极的。选择端口也是共阳极的。模块: 1 /************************************* 2 module name: number_mod_module.v ...
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摘要:控制模块的协调角色。实验六用到了实验四的按键消抖模块debounce_module.v和实验五的sos_module.v。设计思路:debounce_module.v看成一个输入,sos_module.v看成输出,而inter_control_module.v负责两个模块之间的沟通。当按键按下时,d...
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摘要:sos_module.v是产生SOS信号的功能模块。即有次序的输出莫斯码:点、画、间隔。control_module.v是一个定时触发器,每一段时间使能sos_module.v。模块: 1 /*****************************************************...
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摘要:实验四和实验三的区别在于输出。实验三是检测到由高到低的电平变化时就拉高输出,检测到由低到高的电平变化时就拉低输出。而实验四检测到由高到低的电平变化时产生一个100ms的高脉冲。当检测到由低到高的电平变化时,只有消抖操作。模块: 1 /*********************************...
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摘要:设计思路:(1) 一旦检测到按键资源按下(从高电平到低电平),“电平检测模块”就会拉高H2L_Sig电平,然后拉低。(2) “10ms延迟模块”检测到H2L_Sig高电平,就会利用10ms过滤H2L_Sig,拉高输出。(3) 当按键被释放,“电平检测模块”会拉高L2H_Sig电平,然后拉低。(4) ...
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摘要:Verilog hdl不是“编程”是“建模”Verilog hdl语言是一种富有“形状”的语言。如果着手以“建模”去理解Verilog hdl语言,以“形状”去完成Verilog hdl语言的设计。在感觉上Verilog hdl + FPGA是“可所触及”,是一种“实实在在”的感觉,不相等于“编程”...
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摘要:(1) 扫描频率和闪耀频率?模块:/****************************************module name:flash_modulefunction:flash a led at 10Hzby yf.x2014-11-4***************/module f...
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摘要:学习并行操作的思想。勘误001:Page 17,模块图下方,“扫描频配置定为100Hz”应为10Hz。勘误002:Page 17,最后一行“10ms”应为100ms;“2.5ms”应为25ms;(ps:这里用1000ms,每个led亮250ms效果比较明显)源码如下: 1 /************...
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摘要:001_veriloghdl 扫盲文—笔记&勘误2014/10/31原文作者:akuei2联系方式:blog.ednchina.con/akuei2勘误001:Page 30.1 各种HDL语言 下面的几段里的VDL应为VHDL。勘误002:Page 30.2 HDL语言的层次 上面的一行 笔记 应...
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