【笔记】再笔记--边干边学Verilog HDL – 009
摘要:
VGA驱动之一实验环境DE2 + Quartus II 9.1目标驱动VGA接口,在屏幕上显示一个白色的矩形。设计查阅VGA协议,搞定信号,主要是同步信号。本实验以800*600*60Hz为例。1)同步信号如上2图所示,分别用列同步和行同步来控制显示。各部分的参数如下表1行=1056个点1点= 25ns (怎么算的,查呗,或者1/60/628/1056 = 25.1ns)。要注意的是,不是所有的点扫描都显示出来,只有在行,列同步信号的有效部分,才显示。即800*600.2)至此,就可以把目标分成3个模块,第一个是驱动时钟25ns,可用pll得到,第二个是同步控制,用来产生合适的行、列同步信号, 阅读全文
posted @ 2011-10-23 17:34 yf.x 阅读(1431) 评论(1) 推荐(1) 编辑