2011年7月19日

[笔记]再笔记--边干边学Verilog HDL –007

摘要: Lab07--数码管电路驱动本实验的目的是实现常用的7段码数码管电路的驱动,用动态扫描的方式实现,而且是同步动态扫描,因为DE2的数码管是直接驱动的,不能列扫描,所以本实验不适合DE2,但同样很经典。期颐完成上图所示个各模块,构成数码管驱动电路。模块说明:1.取位模块:number_mod_module.v简单说就是我的输入数据时00-99的两位数,那么我要分别取出十位和个位的数字待用,这个模块实现很简单,用求商/得到十位的数字,用求余%得到个位的数字。2. 译码模块:smg_encoder_module.v译码模块将我们前面得到的十位和个位数字译成数码管的7位码(若用到那个小数点,就是8位码 阅读全文

posted @ 2011-07-19 09:40 yf.x 阅读(1738) 评论(0) 推荐(0) 编辑

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