【原创】DE2实验解答—lab09 (Quartus II)(Verilog HDL)(Digital Logic)
摘要:
Laboratory Exercise 9 简单的处理器图1所示的数字系统包含一些16位的寄存器,一个多选器,一个加/减单元,一个计数器和一个控制单元。数据通过16位的DIN输入。经由16位的多选器,数据可加载到多个寄存器,比如:R0,… ,R7和A。当然,多选器也可以使数据从一个寄存器传输到另一个寄存器。图中多选器的输出叫做总线,通常用来作为数据通道。 加法器或减法器的执行过程:首先通过多选器加载一个16位的数字到寄存器A。然后在总线上加载另一个16位的数字。加/减单元执行指定的运算,结果输出到寄存器G。G中的数据可按需求传输到其他寄存器。 由控制单元决定每个时钟系统执行的操作。指定的数据何 阅读全文
posted @ 2011-04-26 10:46 yf.x 阅读(5147) 评论(4) 推荐(0) 编辑