【原创】DE2实验解答—lab7 (Quartus II)(Digital Logic)(Verilog HDL)
摘要:
实验7 有限状态机目的:练习使用有限状态机。 Part I实现一个FSM用于识别2中指定的输入序列:4个1或4个0。输入信号为w,输出为z。当连续4个时钟w=1或0时,z=1;否则,z=0.序列允许重合,比如连续5个时钟w=1,在第4,5个时钟z=1。图1描述了w和z的关系。 状态图如图2所示。用9个触发器,状态编码用独热码,实现本FSM。 在DE2上按以下步骤实现设计: 1. 为FSM项目创建一个新的Quartus II项目。选定目标芯片。 2. 例化9个触发器。只用assign语句指定反馈。注意,独热码便于检查逻辑表达式。使用开关SW0作为FSM的同步复位(低有效)。SW1作为w的输入,按 阅读全文
posted @ 2011-04-20 15:01 yf.x 阅读(4586) 评论(14) 推荐(0) 编辑