05 2010 档案

【翻译】在Verilog设计中使用参数化模块库(Quartus II)(Verilog)
摘要:本文介绍如何在Quartus II里使用Altera的模块库。Contents:范例电路参数化模块库使用LPM的扩展电路(Arguemented Circuit)扩展设计的结果 实际设计中经常包含通用的电路块,比如:加法器、减法器、乘法器、译码器、计数器和移位寄存器。Altera以模块库的形式提供这些电路块,可在Verilog设计中例化。编译器可以识别模块库里用Verilog代码指定的标准功能,这... 阅读全文

posted @ 2010-05-17 17:28 yf.x 阅读(5990) 评论(1) 推荐(3) 编辑

【翻译】modelsim指南 I 之基本仿真(digital logic)
摘要:Introduction本文将一步步实现以下基本仿真流程:创建设计工作库 编译设计单元 加载设计 运行仿真本文用到的设计文件本文的范例是一个8位的二进制加法计数器和相关的测试文件。保存路径:Verilog-<install_dir>/examples/tutorials/verilog/basicSimulation/counter.v and tcounter.v相关阅读用户手册的章节:设计库、Verilog和SystemVerilog仿真。参考命令:vlib,vmap,vlog,vcom,view,run.创建设计工作库在你仿真前,必须先创建一个库并编译源码到这个库。创建一个新 阅读全文

posted @ 2010-05-04 20:13 yf.x 阅读(2546) 评论(4) 推荐(1) 编辑

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