【翻译】基于Verilog设计的时序注意事项【Quartus ＩＩ】【Ｄｉｇｉｔａｌ Ｌｏｇｉｃ】
摘要：
本指南讲述Altera的Quartus ＩＩ软件如何处理基于Verilog硬件描述语言的设计里时序问题。讨论多种时序参数并解释如何指定时序约束。 目录 1 电路范例 2 时序分析报告 3 指定时序约束 4 时序仿真 Quartus ＩＩ软件包含一个时序分析模块用来执行对在ＦＰＧＡ芯片里编译实现的电路的所有时序延迟的详细分析。本指南讨论执行的分析的种类和演示如何指定特殊的计时要求。讨论的前提是... 阅读全文
posted @ 2010-04-17 16:03 yf.x 阅读(4288) 评论(0) 推荐(1) 编辑
