(原创)多功能数字钟(Digital Logic)(DE2)(QuartusII)

Abstract

将电路分成不同的层次和模块分别进行设计，然后组合，实现电路功能。

 

Instruction

数字钟的功能：

1. 准确计时，以数字显示时、分、秒；
2. 具有分、时校时功能；
3. 整点报时；
4. 闹钟；

 

指定：

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   管脚               //     端口
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   SW0                       复位（0有效）
-----------------------------------------------------------
   SW1                       校时调分钟
----------------------------------------------------------
   SW2                       校时调小时
----------------------------------------------------------
   SW3                       mode（闹钟定时模式）
----------------------------------------------------------
   SW4                       设置闹钟的分钟
----------------------------------------------------------
   SW5                       设置闹钟的小时
----------------------------------------------------------
   SW6                       ctrl_bell（关闭闹钟0有效）
----------------------------------------------------------
   SW7                       输出时钟选择（0-1hz，1-5hz）
----------------------------------------------------------
   CLOCK_50                  输入时钟
----------------------------------------------------------
   HEX5--4                   显示小时
----------------------------------------------------------
   HEX3--2                   显示分钟
----------------------------------------------------------
   HEX1--0                   显示秒
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   LEDG8                     表示闹钟或整点报时
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分析：

 

数字钟主体电路的设计

1. 模24计数器

//counter24.v

//filename :counter24.v (BCD : 0--23)
module counter24(CntH,CntL,ncR,EN,CP);
  input CP,ncR,EN;
  output [3:0]CntH,CntL;
  reg [3:0]CntH,CntL;
  
  always @(posedge CP,negedge ncR)
  begin
    if(~ncR)
    {CntH,CntL}<=8'h00;
    else if(~EN)
    {CntH,CntL}<={CntH,CntL};
    else if((CntH>2)||(CntL>9)||((CntH==2)&&(CntL>=3)))
    {CntH,CntL}<=8'h00;
    else if((CntH==2)&&(CntL<3))
    begin
      CntH<=CntH;
      CntL<=CntL+1'b1;
    end
    else if(CntL==9)
    begin
      CntH<=CntH+1'b1;
      CntL<=4'b0000;
    end
    else
    begin
      CntH<=CntH;
      CntL<=CntL+1'b1;
    end
  end
  
endmodule

 

2. 模60计数器

//counter60.v

 

//countuer 60

//counter10.v (BCD: 0--9)
module counter10(Q,ncR,EN,CP);
  input CP,ncR,EN;
  output reg [3:0]Q;
  
  always @(posedge CP,negedge ncR)
  begin
    if(~ncR)
    Q<=4'b0000;
    else if(~EN)
    Q<=Q;
    else if(Q==4'b1001)
    Q<=4'b0000;
    else
    Q<=Q+1'b1;
  end
endmodule

//counter6.v(BCD: 0--5)
module counter6(Q,ncR,EN,CP);
  input CP,ncR,EN;
  output reg [3:0]Q;
  
  always @(posedge CP,negedge ncR)
  begin
    if(~ncR)
    Q<=4'b0000;
    else if(~EN)
    Q<=Q;
    else if(Q==4'b0101)
    Q<=4'b0000;
    else
    Q<=Q+1'b1;
  end
endmodule    

//counter60.v(BCD:0--59)
module counter60(Cnt,ncR,EN,CP);
  input CP,ncR,EN;
  output [7:0]Cnt;
  wire [7:0]Cnt;
  wire ENP;
  
  counter10 UC0(Cnt[3:0],ncR,EN,CP);
  counter6 UC1(Cnt[7:4],ncR,ENP,CP);
  
  assign ENP=(Cnt[3:0]==4'h9);
endmodule  

3. 主体电路

//top_clock.v

 

//top_clock.v
module top_clock(Hour,Minute,Second,_1HZ,ncR,AdjMinKey,AdjHrKey);
  input _1HZ,ncR,AdjMinKey,AdjHrKey;
  output wire [7:0]Hour,Minute,Second;
  supply1 Vdd;
  wire MinCP,HrCP;
  
  //Hour:Minute:Second counter
  counter60 UT1(Second,ncR,Vdd,_1HZ);  //second counter
  counter60 UT2(Minute,ncR,Vdd,~MinCP); //minute counter
  counter24 UT3(Hour[7:4],Hour[3:0],ncR,Vdd,~HrCP); //hour counter
  
  //generate singal of minute counter
  assign MinCP=AdjMinKey?_1HZ:(Second==8'h59);
  //generate singal of hour counter
  assign HrCP=AdjHrKey?_1HZ:({Minute,Second}==16'h5959);
  
endmodule
 

方框图：

仿真结果

4. 分频模块

//参考无双的万用分频器

 

扩展电路的设计

1. 整点报时

//radio.v

//Radio.v
module Radio(alarm_radio,minute,second,_1khz,_500hz);
  input _1khz,_500hz;
  input [7:0]minute,second;
  output reg alarm_radio;
  
  always @(minute or second)
    if(minute==8'h59)
      case(second)
        8'h51,
        8'h53,
        8'h55,
        8'h57:alarm_radio=_500hz;
        8'h59:alarm_radio=_1khz;
        default:alarm_radio=1'b0;
      endcase
    else alarm_radio=1'b0;
    
endmodule

2.闹钟

//ｂｅｌｌ．ｖ

 

//Bell.v
module Bell(alarm_clock,set_hr,set_min,hour,minute,
            second,sethrkey,setminkey,_1khz,_500hz,
            _1hz,ctrlbell);
  output alarm_clock;
  output [7:0]set_hr,set_min;
  wire alarm_clock;
  input _1khz,_500hz,_1hz;
  input sethrkey,setminkey;
  input ctrlbell;
  input [7:0]hour,minute,second;
  
  supply1 Vdd;
  wire hrh_equ,hrl_equ,minh_equ,minl_equ;
  wire time_equ;
  
  counter60 SU1(set_min,Vdd,setminkey,_1hz);
  counter24 SU2(set_hr[7:4],set_hr[3:0],Vdd,sethrkey,_1hz);
  
  //comparate the set time
  _4bitcomparator SU4(hrh_equ,set_hr[7:4],hour[7:4]);
  _4bitcomparator SU5(hrl_equ,set_hr[3:0],hour[3:0]);
  _4bitcomparator SU6(minh_equ,set_min[7:4],minute[7:4]);
  _4bitcomparator SU7(minl_equ,set_min[3:0],minute[3:0]);
  
  assign time_equ=(hrh_equ && hrl_equ && minh_equ && minl_equ);
  assign alarm_clock=ctrlbell?(time_equ&&(((second[0]==1'b1)&&_500hz)
                     ||((second[0]==1'b0)&&_1khz))):1'b0;
endmodule

//4bitcomparator.v
module _4bitcomparator(equ,a,b);
  input [3:0]a,b;
  output equ;
  
  assign equ=(a==b);
endmodule

多功能数字钟顶层电路设计

//ｃｏｍｐｌｅｔｅ＿ｃｌｏｃｋ．ｖ

另一种实现方式：方框图

Conclusion

数字钟也算是一个经典的课设，尝试在DE2上实现。当然功能还可扩展，唯一待解决的问题是DE2没有配置蜂鸣器，暂时用LEDG8接收500hz和1Khz的频率来代替蜂鸣器的效果。（不够完美:(）。

Reference

罗杰　＜Verilog　ＨＤＬ与数字ASIC设计基础＞　华科