随笔分类 -  Quartus II

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ADV7123驱动VGA显示色条
摘要:VGA显示色条-基于ADV7123 用ADV7123代替权电阻网络,执行数模转换,差别在于rgb都变成8位,显示的色彩更多。控制端口多了3个:像素时钟,复合同步信号(不用就置0),消隐信号。 相对权电阻网络的代码,主要有4处修改:一是端口声明加上新增的3个信号;二是设定复用模式的同步信号为0;三是消 阅读全文

posted @ 2024-04-17 16:38 yf.x 阅读(70) 评论(0) 推荐(0) 编辑

习题8 #第8章 Verilog有限状态机设计-1 #Verilog #Quartus #modelsim
摘要:1. 设计一个“111”串行数据检测器。要求是:当检测到连续3个或3个以上的“1”时输出为1,其他输入情况下输出为0。 (1)思路分析:参照本章前文的范例,如第224页的【例8.8】,很容易模仿或推断出这个FSM共有4个状态,分别为: 初始化时收到0的s0,然后收到1的s1,连续收到两个1的s2,连 阅读全文

posted @ 2020-10-13 20:32 yf.x 阅读(2398) 评论(0) 推荐(0) 编辑

Quartus prime 的安装步骤:
摘要: 阅读全文

posted @ 2020-04-24 10:31 yf.x 阅读(1978) 评论(0) 推荐(0) 编辑

【笔记】再笔记--边干边学Verilog HDL – 014
摘要:lab14 简单玩一把封装--独立按键的封装本实验利用前面的按键消抖模块和DE2上的资源,设计一个利用pwm控制led发光亮度的实验。1 简介时钟:50MHz,CLOCK_50;复位:SW1,拨下为复位;5个输入:SW0,KEY[3:0];输出:LEDG8;5个输入代表5种不同的PWM,即不同占空比的1KHz的脉冲信号,那么LED的亮的时间也不同,人眼看到的亮度就不同。2 设计工程结构源码1)key_interface_demo.v,本例的顶层模块。调用按键模块和可调pwm模块。 1 module key_interface_demo 2 ( 3 input clk, 4 in... 阅读全文

posted @ 2011-12-01 16:26 yf.x 阅读(1638) 评论(1) 推荐(0) 编辑

【笔记】再笔记--边干边学Verilog HDL – 009
摘要:VGA驱动之一实验环境DE2 + Quartus II 9.1目标驱动VGA接口,在屏幕上显示一个白色的矩形。设计查阅VGA协议,搞定信号,主要是同步信号。本实验以800*600*60Hz为例。1)同步信号如上2图所示,分别用列同步和行同步来控制显示。各部分的参数如下表1行=1056个点1点= 25ns (怎么算的,查呗,或者1/60/628/1056 = 25.1ns)。要注意的是,不是所有的点扫描都显示出来,只有在行,列同步信号的有效部分,才显示。即800*600.2)至此,就可以把目标分成3个模块,第一个是驱动时钟25ns,可用pll得到,第二个是同步控制,用来产生合适的行、列同步信号, 阅读全文

posted @ 2011-10-23 17:34 yf.x 阅读(1432) 评论(1) 推荐(1) 编辑

[笔记]再笔记--边干边学Verilog HDL –008
摘要:lab08—PS/2解码DE2上有一个PS/2接口,可接键盘或鼠标,本实验利用PS/2接口外接一个键盘,并对其按键解码,按下X键,DE2上的LEDG3-0右移;按下W键,LEDG3-0左移,按下Ctrl,反转。1. PS/2 简介研究PS/2解码,只需关心数据和时钟引脚即可。下图是PS/2协议的时序图,读数据是在时钟的下降沿有效。PS/2的时钟大约为10khz。PS/2一桢是11位,对其解码,只需关注1-8位数据位。键盘编码:键盘编码分为通码和断码,按下为通码,释放为断码。比如,按下W不放,每秒约输出10个0x1d。释放W,输出0xf0 0x1d。编码规则,一次只能一个有效输出。2. 设计ps 阅读全文

posted @ 2011-08-01 07:56 yf.x 阅读(1065) 评论(0) 推荐(0) 编辑

[笔记]再笔记--边干边学Verilog HDL –007
摘要:Lab07--数码管电路驱动本实验的目的是实现常用的7段码数码管电路的驱动,用动态扫描的方式实现,而且是同步动态扫描,因为DE2的数码管是直接驱动的,不能列扫描,所以本实验不适合DE2,但同样很经典。期颐完成上图所示个各模块,构成数码管驱动电路。模块说明:1.取位模块:number_mod_module.v简单说就是我的输入数据时00-99的两位数,那么我要分别取出十位和个位的数字待用,这个模块实现很简单,用求商/得到十位的数字,用求余%得到个位的数字。2. 译码模块:smg_encoder_module.v译码模块将我们前面得到的十位和个位数字译成数码管的7位码(若用到那个小数点,就是8位码 阅读全文

posted @ 2011-07-19 09:40 yf.x 阅读(1741) 评论(0) 推荐(0) 编辑

[笔记]再笔记--边干边学Verilog HDL –006
摘要:lab06--SOS信号之二如上图所示,本实验在lab05的基础上修改控制部分,使得实验效果更实际,由按键启动sos信号的产生。用到lab04的按键消抖模块和lab05的sos产生模块,本实验添加了一个用于协调的控制模块。代码debounce_module2.v 1 /** 2 * File name : debounce_module2.v 3 * 4 */ 5 6 module debounce_module2 7 ( 8 clk, rst_n, pin_in, pin_out 9 );10 11 input clk;12 input rst_n;13 input pin_in;14 ou 阅读全文

posted @ 2011-07-17 10:52 yf.x 阅读(765) 评论(0) 推荐(0) 编辑

[笔记]再笔记--边干边学Verilog HDL --005
摘要:lab05 -- SOS信号之一本实验要做一个sos信号发生器,如上图所示,由2个模块构成,其中sos_module.v用来产生sos信号,对应莫尔斯电码就是. . . _ _ _ . . .,其中点(短音)用100ms的高电平表示,杠(长音)用300ms的高电平表示,空格用50ms的间隔表示。control_module.v作为控制模块,用来产生一个使能信号sos_en_sig。最后,实验的演示验证部分,由于DE2不带蜂鸣器,暂用LEDG8代替。(当然,用蜂鸣器的效果要明显些)。代码sos_module.v 1 /** 2 * File name: sos_module.v 3 * 4 */ 阅读全文

posted @ 2011-07-17 09:37 yf.x 阅读(1173) 评论(0) 推荐(0) 编辑

[笔记]再笔记--边干边学Verilog HDL --004
摘要:lab04 消抖模块之二本实验当检测到由高到低的电平变化时,产生一个时钟的高脉冲。当检测到由低到高的电平变化时,只消抖,输出不变。代码在lab03的基础上修改如下:delay_module.v1 case (i)2 3 2'd0:4 if (H2L_sig) i <= 2'd1;5 else if (L2H_sig) i <= 2'd3;6 7 2'd1:8 if (count_ms == 4'd10) begin9 isCount <= 1'b0;10 rpin_out <= 1'b1; 11 i <= 2 阅读全文

posted @ 2011-07-12 16:46 yf.x 阅读(709) 评论(0) 推荐(0) 编辑

[笔记]再笔记--边干边学Verilog HDL --003
摘要:lab03 消抖模块之一本实验是一个简单的按键消抖。主要由电平检测和10ms延时2个模块组成。以前,知道按键要消抖,但一直没做过。究其原因,可能是觉得麻烦,效果不炫,悲哀。无论如何,“出来混,总要还的”。咋消抖呢?大大们说,先检测电平变化,再将确定的变化延时输出。说起来简单,其中还有些小九九:1> 消的是什么抖?首先,要搞清楚,“抖”(跳变)是从哪里来的,最开始,我们的常识:按下按键,电平就变了。假设是由高变低。事实上,在按下的过程中,由于,按键大多是机械结构,就会产生轻微的跳变,瞬间(us级)跳变n次。也就是说这个瞬间,电平不是那么“干净”,所以就有了消抖的需求:期颐得到“干净”、确定 阅读全文

posted @ 2011-07-12 16:02 yf.x 阅读(1343) 评论(0) 推荐(0) 编辑

[笔记]再笔记--边干边学Verilog HDL --002
摘要:lab 02 闪耀灯和流水灯 这个实验主要是建立上图所示的模块。LEDG3闪烁,LEDG2-0流水。KEY0复位。代码flash_module.v 1 /** 2 * File name: flash_mocule.v 3 * 4 */ 5 6 module flash_module 7 ( 8 clk, rst_n, led_out 9 );10 11 input clk;12 input rst_n;13 output led_out;14 15 parameter T50MS = 22'd2_500_000;16 17 reg [21:0] count;18 19 always 阅读全文

posted @ 2011-07-11 20:06 yf.x 阅读(1315) 评论(0) 推荐(0) 编辑

[笔记]再笔记--边干边学Verilog HDL --001
摘要:缘起 偶然,借到块DE2,开始学习Verilog HDL,也是从语法看起,照着书上敲代码,仿真,做lab,下载,貌似入门了,但总是不确定,总是觉得不能把握什么。偶然看到akuei2的《Verilog哪些事儿--建模篇》V4,觉得很好,遂想记录“打谱”的点滴--是为再笔记。Lab 1 永远的流水灯 这名字是直接拿来的,起的太好了,不多言。 这个实验想阐述并行的思想,用4个类似的模块建立1个并行操作的流水灯模块。每隔100ms流动一下。代码:led0_module.v 1 /** 2 * File name: led0_mocule.v 3 * 4 */ 5 6 module led0_modul 阅读全文

posted @ 2011-07-11 18:42 yf.x 阅读(1761) 评论(4) 推荐(0) 编辑

【原创】如何使用DE2的1602LCD --之一(quartus)(verilog)(digital logic)
摘要:1. 缘起 会了点HDL和数字逻辑基础后,操作DE2上的开关,led,7断码数码管都没啥问题,但至此好像也只能玩玩n年前教科书上都有的lab,啥数字钟,汽车尾灯,交通灯之类。浪费了DE2的资源,未免对不起DE2的价钱。板子上最明显的东东莫过于那个1602的LCD了,遂想玩玩这个东东。伟大的教育培养的惯性思维:照书本来,狗来狗去,国产的似乎就只有一本关于DE2的书(上交的一个博士写的),拜读一下,大半是DE2附带的光盘lab的中译版,。。。总之,DE2的玩法,没在这本书里找到,估计又是应付国内职评的产物。没期望过,所以没啥失望,好在web上tw的教育网页可打开,那边的学生都推荐OO无双说过的那两 阅读全文

posted @ 2011-07-02 21:01 yf.x 阅读(7387) 评论(3) 推荐(2) 编辑

【原创】基于Altera DE2的数字实验—001_3 (DE2)(Digital Logical)(Verilog)
摘要:Project 3 本实验实现一个定时器。KEY3可以启动和停止计时。KEY0复位(计数停止)。基本思路就是利用Project 2的分频时钟100Hz驱动十进制的计数器,将4个十进制的计数器串联,那么在HEX3-2上显示的数字就以S递增。本实验包含以下内容:1. 顶层模块的设计。2. 单稳态脉冲的生成。3. 编译报告。设计1. 顶层模块(1)设置状态变量和计数器 (2)设计一个4个数字的行波进位十进制计数器 (3)将计数结果显示在7-segment上 (4)使用选通时钟控制计数器 (5)使用单稳触发复位信号。 (6)用KEY3和KEY0控制状态 (7)把state和reset信号显示在绿色le 阅读全文

posted @ 2011-05-14 16:59 yf.x 阅读(1215) 评论(0) 推荐(0) 编辑

【原创】基于Altera DE2的数字实验—001_2 (DE2)(Digital Logical)(Verilog)
摘要:Project 2 本实验主要是练习计数器,以及利用计数器分频。本实验包含以下内容:1. 时钟分频2. 十进制计数器3. 十六进制计数器4. Quartus II的编译报告设计1. 时钟分频 把DE2上的50MHz的时钟分成以下7种: 在顶层模块(diglab2)里我们把上述分频得到的7个时钟组成的数组叫做myclock。 分频所得的时钟可映射到外部I/O接口,以备他用: 把1Hz-10KHz的时钟接到绿色LED.观察.只有1Hz和10Hz的可辨. 本实验分频的思路很简单,先把50MHz的时钟用50分频分成1MHz,然后再用10分频递推分频,直到1Hz.有点像行波进位加法器的思路,同样,性能应 阅读全文

posted @ 2011-05-13 21:13 yf.x 阅读(2234) 评论(6) 推荐(2) 编辑

【原创】基于Altera DE2的数字实验—001_1 (DE2)(Digital Logical)(Verilog)
摘要:DE2的基本使用技巧 本篇的3个实验包含DE2的拨动开关,数码管和七段码数码管显示的使用。前提,需要了解Quartus II的基本使用方法。Project 1 通过拨动开关SW15-0设置一个16-bit的值,并将这个值通过按动KEY3显示在HEX3-0上。project 1 code: 1 /* File name : diglab1.v 2 * Functon : The user can set a 16-bit value using toggle switches 15-0 and transfer 3 * value to the first four hex digit disp 阅读全文

posted @ 2011-05-13 17:27 yf.x 阅读(1794) 评论(8) 推荐(1) 编辑

【翻译】Quartus II里如何仿真
摘要:在Quartus II里仿真Verlog设计本文介绍Quartus II仿真器的基本特点。演示仿真器如何判断电路的正确性和性能。 目录l 范例电路 l 使用波形编辑器 l 功能仿真 l 时序仿真 Quartus II软件包含一个仿真器(当然是10.0之前的版本才有J),可用来对在Altera的可编程器件里实现的设计电路做行为和性能仿真。使用测试变量作为输入,观察生成的响应。另外,为了观测I/O引脚的仿真值,可在电路的内部节点添加探针。仿真器使用波形编辑器,便于表达期望的信号。 本文的目标: l 测试设计电路所需的测试变量 l 使用Quartus II波形编辑器画测试波形 l 功能仿真,验证综合 阅读全文

posted @ 2011-05-07 15:40 yf.x 阅读(16768) 评论(7) 推荐(2) 编辑

【翻译】DE2入门指南系列
摘要:DE2的光盘自带的入门资料,版本为1.6.分为以下几篇: 1. Quartus II使用指南 2. DE2初始化 3. lpm的使用方法 4. 时序分析和约束 5. 仿真 6. DE2的SDRAM使用方法 7. SOPC简介 8. Nios II简介 阅读全文

posted @ 2011-05-07 10:15 yf.x 阅读(712) 评论(0) 推荐(0) 编辑

【翻译】Nios design contest 2007-002
摘要:2等奖 使用FPGA实现H.264可变区块比对硬体 Institution: 清云大学电子工程系 Participants: Wenxian Qian, Songzhi Gu Instructor: Ou Qianmin 设计简介 区块比对法常用于运动估计,是电影图像编码系统重要组成部分。用H.264大小可变区块比对法(VBS-BMA)代替区块固定大小的区块比对法(FBS-BMA)解决了视频变化不... 阅读全文

posted @ 2011-05-06 16:00 yf.x 阅读(440) 评论(0) 推荐(0) 编辑

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