随笔分类 -  FSM

状态机
基于FPGA的贪吃蛇游戏 之代码解析
摘要:基于FPGA的贪吃蛇游戏 之代码解析 1. 代码结构 代码结构包含7格.v文件。 下面依次解析。 2. 代码解析 (1) seg_display.v 数码管的译码模块是最熟悉,最简单的模块了。这里是共阳极的数码管,用case语句编码即可。从上图可以看到,这个模块被例化了3次,分别驱动3个数码管显示, 阅读全文

posted @ 2024-05-13 19:45 yf.x 阅读(332) 评论(0) 推荐(0) 编辑

零、基于FPGA的贪吃蛇游戏设计概述
摘要:零、基于FPGA的贪吃蛇游戏设计概述 1. 代码结构 系统模块如图所示: snake_top.v:顶层模块,例化子模块,连接及与外部信号通信; game_ctrl_unit.v:游戏状态控制模块,控制状态转换和输出; snake.v:控制蛇身运动方向和蛇身增长; appple_generate.v: 阅读全文

posted @ 2024-05-08 14:42 yf.x 阅读(64) 评论(0) 推荐(0) 编辑

八、贪吃蛇之状态机设计
摘要:八、贪吃蛇之状态机设计 贪吃游戏采用mealy状态机。 1. 游戏状态控制状态机 用一段式编码来完成游戏控制过程: 各状态说明: (1) RESTART:复位后进入重启状态,屏幕显示欢迎界面,6秒后进入游戏难度选择界面,等待选择难度。 (2) START:用SW[2:0]选择游戏难度,按下KEY[3 阅读全文

posted @ 2024-05-08 11:41 yf.x 阅读(58) 评论(0) 推荐(0) 编辑

九、贪吃蛇之蛇身控制
摘要:九、贪吃蛇之蛇身控制 1. 目标 (1) 游戏难度决定蛇身移动的速度; (2) 蛇身增长; (3) 蛇身移动。 2. 蛇身速度控制 用计数器来控制蛇身移动的时间间隔,间隔短,移动快,游戏难度就越难。在游戏难度选择界面,用SW[2:0]选择难度。 //蛇身移动速度 else begin clk_cnt 阅读全文

posted @ 2024-05-08 09:58 yf.x 阅读(123) 评论(0) 推荐(0) 编辑

实验8 #第8章 Verilog有限状态机设计-2 #Verilog #Quartus #modelsim
摘要:2. 汽车尾灯控制器 2.1 实验要求:设计一个汽车尾灯控制电路。 (1)功能:汽车左右两侧各有3个尾灯,要求控制尾灯按如下规则亮灭。 汽车沿直线行驶时,两侧指示灯全灭。 右转弯时,左侧的指示灯全灭,右侧的指示灯按000,100,010,001,000循环; 左转弯时,右侧的指示灯全灭,左侧的指示灯 阅读全文

posted @ 2020-11-04 12:06 yf.x 阅读(1151) 评论(0) 推荐(0) 编辑

实验8 #第8章 Verilog有限状态机设计-3 #Verilog #Quartus #modelsim
摘要:3. 状态机A/D采样控制电路 3.1 目标:用状态机控制ADC0809实现数据采集。 3.2 ADC0809简介 (1)ADC0809是8位A/D转换器,片内有8路模拟开关,可控制8个 模拟量中 的1个进入转换器中。完成一次转换的时间约100us。含锁存控制的8个 多路开关,输出有三态缓冲器控制, 阅读全文

posted @ 2020-11-03 14:35 yf.x 阅读(1137) 评论(0) 推荐(0) 编辑

实验8 #第8章 Verilog有限状态机设计-1 #Verilog #Quartus #modelsim
摘要:8-1 流水灯控制器 1. 实验要求:采用有限状态机设计彩灯控制器,控制LED灯实现预想的演示花型。 2. 实验内容: (1)功能:设计彩灯控制器,要求控制18个LED灯实现如下的演示花型: 从两边往中间逐个亮,全灭; 从中间往两头逐个亮,全灭; 循环执行上述过程; 2.1 流水灯控制器用两个alw 阅读全文

posted @ 2020-10-16 16:29 yf.x 阅读(1996) 评论(0) 推荐(0) 编辑

习题8 #第8章 Verilog有限状态机设计-4 #Verilog #Quartus #modelsim
摘要:4. 用状态机设计交通灯控制器,设计要求:A路和B路,每路都有红、黄、绿三种灯,持续时间为:红灯45s,黄灯5s,绿灯40秒。 A路和B路灯的状态转换是: (1) A红,B绿(持续时间40s); (2) A红,B黄(持续时间5s); (1) A绿,B红(持续时间40s); (1) A绿,B黄(持续时 阅读全文

posted @ 2020-10-14 13:27 yf.x 阅读(1743) 评论(0) 推荐(0) 编辑

习题8 #第8章 Verilog有限状态机设计-3 #Verilog #Quartus #modelsim
摘要:3. 编写一个8路彩灯控制程序,要求彩灯有以下3种演示花型。 (1) 8路彩灯同时亮灭; (2) 从左至右逐个亮(每次只有1路亮); (3) 8路彩灯每次4路灯亮,4路灯灭,且亮灭相间,交替亮灭。 在演示过程中,只有当一种花型演示完毕才能转向其他演示花型。 3.1 设计思路:8个灯,3种花型,顺序展 阅读全文

posted @ 2020-10-14 00:10 yf.x 阅读(3261) 评论(1) 推荐(0) 编辑

习题8 #第8章 Verilog有限状态机设计-2 #Verilog #Quartus #modelsim
摘要:2. 设计一个“1001”串行数据检测器,其输入、输出如下: 输入x:000 101 010 010 011 101 001 110 101 输出z:000 000 000 010 010 000 001 000 000 (1)设计思路:同前,规划状态,无它。 (2)1001序列检测电路源码: 1 阅读全文

posted @ 2020-10-13 21:13 yf.x 阅读(1619) 评论(0) 推荐(0) 编辑

习题8 #第8章 Verilog有限状态机设计-1 #Verilog #Quartus #modelsim
摘要:1. 设计一个“111”串行数据检测器。要求是:当检测到连续3个或3个以上的“1”时输出为1,其他输入情况下输出为0。 (1)思路分析:参照本章前文的范例,如第224页的【例8.8】,很容易模仿或推断出这个FSM共有4个状态,分别为: 初始化时收到0的s0,然后收到1的s1,连续收到两个1的s2,连 阅读全文

posted @ 2020-10-13 20:32 yf.x 阅读(2398) 评论(0) 推荐(0) 编辑

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